专利名称：半导体存储装置及其制造方法
技术领域：
本发明涉及半导体存储装置，特别涉及一种EEPROM(electricallyerasable programmable read-only memory)等的非易失性半导体存储装置。
背景技术：
半导体存储装置通过对成为读出对象的存储单元的栅电极施加规定的电压，利用电荷蓄积层的电荷量的差异而引起的阈值电压的变化，来区分作为数据的“0”或“1”。因此，将多个存储单元的栅电极之间、漏极区域之间以及源极区域之间分别公共连接，将多个存储单元以行列状配置于半导体基板上，构成存储单元阵列。各存储单元的栅电极沿着存储单元阵列的行方向连续延伸，被用作字线。各存储单元的漏极区域沿着存储单元阵列的列方向与位线公共连接，源极区域沿着存储单元阵列的列方向与源极线公共连接。
在存储单元阵列中，为了如以后所详述那样在制造工序中防止栅电极的带电，通常字线在其端部连接有保护二级管。
图32表示以往一般的存储单元阵列中的字线和保护二级管的连接部分的截面构成(例如参照专利文献1)。
如图32所示，在P型半导体基板(或者P型阱)101的上部，设置有被元件分离绝缘膜102划分的存储单元阵列区域A和保护二级管区域B。在存储单元阵列区域A中，以行列状配置有在P型半导体基板101之上依次形成了第一栅极氧化膜103、电荷蓄积层104以及第二栅极氧化膜105的多个栅极绝缘膜。而且，在各第二栅极氧化膜105之上形成有兼作沿行方向形成的栅电极的多根字线108。
在P型半导体基板101的上部的沿列方向延伸的栅极绝缘膜彼此之间的区域，形成有源极漏极扩散层106，在该源极漏极扩散层106与字线108之间形成有绝缘膜107。
在与存储单元阵列区域A邻接的保护二级管区域B中，形成有在P型半导体基板101的上部形成的N型扩散层109，由该N型扩散层109和P型半导体基板101形成保护二级管元件。
保护二级管元件中的N型扩散层109和字线108的端部，通过第一金属(metal)布线111以及由高熔点金属构成的接触件(contact)110电连接。
可是，在半导体存储装置的制造工序，特别是在使用了等离子的制造工序中，有时因为字线108带电，会导致该字线108的电位变高。此时，如果字线108中不存在电流通路，则不会引起字线108的电压降低，在字线108中会保持高的电位。例如，在字线108带正电的情况下，由于和对字线108施加正电压的状态等同，所以，电子会从源极漏极扩散层106注入到电荷蓄积层104。另外，在字线108带负电的情况下，由于和对字线108施加负电压的状态等同，所以，空穴(hole)从源极漏极扩散层106注入到电荷蓄积层104，或者电子从字线108被注入到电荷蓄积层104。
如上所述，存储单元通过检测出使电荷蓄积于电荷蓄积层104而引起的阈值电压的变化，来判别作为数据的“1”或“0”。因此，制造之后的存储单元的阈值，会受到因制造工序中的字线108的带电而引起的电荷蓄积层104的电荷量变化的影响，由此，成为判别数据之际引起错误动作的原因。并且，由于字线108基于带电而成为高电位会变成向各栅极氧化膜103、105的应力(stress)，所以，会使得各栅极氧化膜103、105的膜质降低，因此，还存在着会导致该氧化膜103、105的寿命缩短的问题。
因此，一般如图32所示，通过字线108经由例如第一金属布线111与保护二级管区域B连接，可以保护不会受到字线形成工序之后的各制造工序中的高电压施加的影响。
但是，在所述以往的半导体存储装置的制造方法中，经由第一金属布线111等的布线层将字线108和保护二级管区域B连接的方法，在到形成布线层为止，更具体而言，在到堆积用于形成最初的布线层的导电膜为止的工序中，无法灵活运用保护二级管区域B的功能。
特别是在图32所示的接触件110的形成工序中，如果在形成由作为接触件110的构成材料的例如钨等构成的高熔点金属膜之前，则能够实施比较高温的热处理(650℃以上)，即使因为制造工序中的字线108带电使得电荷蓄积于电荷蓄积层104，通过追加高温的热处理，也能够使蓄积的电荷被排出。但是，由于在形成接触件形成用的高熔点金属膜之后，无法实施高温的热处理，所以，蓄积于电荷蓄积层104的电荷无法被排出。
通常，在接触件形成工序中，包括接触孔的干蚀刻，在溅射生长金属膜之际等会使用等离子。因此，通过布线层而实现的字线与保护二级管区域的连接存在着下述问题，即，无法防止在堆积了字线形成用的导电层之后，且从接触件形成工序中的形成了高熔点金属膜的时刻，到形成其布线层为止，更具体而言，到堆积用于形成最初的布线层的导电膜为止的期间所产生的因字线的带电而引起电荷向电荷蓄积层的注入。
专利文献1特开平10-173157号公报发明内容本发明为了解决上述以往的问题，其目的在于在堆积了字线形成用的导电层之后的工序中，也可以保护存储单元不受到因字线的带电而引起的高电压施加的影响。
为了实现上述目的，本发明将半导体存储装置构成为，使字线形成用的导电膜直接与保护二级管区域接触。
具体而言，本发明所涉及的半导体存储装置，包括形成于第一导电型半导体区域，且以行列状配置有多个存储单元的存储单元阵列区域；将多个存储单元中排列于同一行的存储单元彼此共同连接的多根字线；和与存储单元阵列区域分离而形成在半导体区域的保护二级管区域，在保护二级管区域中构成有保护二级管元件，该保护二级管元件由在半导体区域的上部形成的第二导电型的第一扩散层和半导体区域接合而构成，各字线通过延伸至保护二级管区域并与第二导电型的第一扩散层直接连接，而与保护二级管元件电连接。
根据本发明的半导体存储装置，由于各字线通过延伸至保护二级管区域并与第二导电型的第一扩散层直接连接，而与保护二级管元件电连接，所以，在形成了字线形成用的导电膜之后，保护二级管元件将发挥功能。即，在字线与保护二级管区域的第二导电型的第一扩散层连接之后，当例如第一导电型是P型且第二导电型是N型时，由于制造工序中所产生的字线(栅电极)负带电具有成为PN结的正方向电压的电流通路，所以，字线不会成为绝对值大的负电位。而且，对于制造工序中所产生的字线正带电而言，也不会成为PN结的反方向电压以上的电位。因此，可防止通过以往的利用布线层来进行字线与保护二级管的连接法而无法防止的、从接触件形成工序的形成高熔点金属膜之后到堆积布线层为止的期间，因字线的带电而引起电荷向电荷蓄积层的注入。另外，关于上述的效果，举例说明了第一导电型是P型且第二导电型是N型的情况，但是与之相反，在第一导电型是N型且第二导电型是P型的情况下，也只是正方向和反方向的带电方向变为不同，当然可获得与上述同样的效果。
在本发明的半导体存储装置中，作为优选方式，保护二级管区域具有由半导体区域构成的第一导电型阱、相对该第一导电型阱与存储单元阵列区域的相反侧邻接而形成的第二导电型的第一阱、形成在第一导电型阱和第二导电型的第一阱的上部且跨过接合部的第一导电型的第一扩散层，保护二级管元件由第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层以及第二导电型的第一阱构成。
由此，在字线与保护二级管区域的第二导电型的第一扩散层连接之后，例如当第一导电型是P型且第二导电型是N型时，由于制造工序中所产生的字线的负带电，会在形成于保护二级管区域中的第一导电型阱和第二导电型的第一阱的接合部的上部且跨过接合部的第一导电型的第一扩散层，与第二导电型的第一阱的接合部分，成为PN结的反方向电压，所以，字线不会成为比反方向电压绝对值大的负电位。另外，由于制造工序中所产生的字线的正带电，也会在保护二级管区域中的第一导电型阱和该第一导电型阱的上部的第二导电型的第一扩散层的接合部分，成为PN结的反方向电压，所以，字线不会成为反方向电压以上的正的高电位。因此，可防止因字线的带电而引起电荷向电荷蓄积层的注入。而且，即使在对字线施加了负的电压的情况下，由于也可以提高字线的负电位的绝对值，所以，能够实现可对字线施加负电压的器件(device)。
作为优选方式，在本发明的半导体存储装置中，第一导电型阱和第二导电型的第一阱形成于第一导电型半导体基板，保护二级管区域具有第二导电型的第二阱，其内包括第一导电型阱和第二导电型的第一阱，且接合面比第一导电型阱以及第二导电型的第一阱深；和第二导电型的第二扩散层，其形成于第二导电型的第一阱和半导体基板的上部，且跨过接合部；保护二级管元件由第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层、第二导电型的第一阱、第二导电型的第二阱以及第二导电型的第二扩散层构成。
由此，在字线与保护二级管区域的第二导电型的第一扩散层连接之后，例如当第一导电型是P型且第二导电型是N型时，由于制造工序中所产生的字线的负带电，会在形成于保护二级管区域中的第一导电型阱和第二导电型的第一阱的上部且跨过接合部的第一导电型的第一扩散层，与第二导电型的第一阱的接合部分，成为PN结的反方向电压，所以，字线不会成为比反方向电压绝对值大的负电位。另外，对于制造工序中所产生的字线的正带电而言，由于会在保护二级管区域中的第一导电型阱和该第一导电型阱内的第二导电型的第一扩散层的接合部分，以及形成在保护二级管区域中的第一导电型半导体基板和第二导电型的第一阱的上部且跨过接合部的第二导电型的第二扩散层，与半导体基板的接合部分这两处，成为PN结的反方向电压，所以，字线不会成为反方向电压以上的正的高电位。因此，可防止因字线的带电而引起电荷向电荷蓄积层的注入。而且，即使在对字线施加了负的电压的情况下，由于也可以提高字线的负电位的绝对值，所以，能够实现可对字线施加负电压的器件。
在本发明的半导体存储装置中，作为优选方式，第一导电型阱和第二导电型的第一阱形成于第一导电型半导体基板，保护二级管区域具有第二导电型的第二阱，其内包括第一导电型阱和第二导电型的第一阱，且接合面比第一导电型阱以及第二导电型的第一阱深；第一硅化物区域，其由在第一导电型的第一扩散层的上部形成的金属而构成；和第二硅化物区域，其由形成在第二导电型的第一阱和半导体基板的上部且跨过接合部的金属构成；保护二级管元件由第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层、第一硅化物区域、第二导电型的第一阱、第二导电型的第二阱以及第二硅化物区域构成。
由此，在字线与保护二级管区域的第二导电型扩散层连接之后，例如当第一导电型是P型且第二导电型是N型时，由于制造工序中所产生的字线的负带电，会在形成于保护二级管区域中的第一导电型阱和第二导电型的第一阱的上部且跨过接合部的第一导电型的第一扩散层，与第二导电型的第一阱的接合部分，成为PN结的反方向电压，所以，字线不会成为比反方向电压绝对值大的负电位。另外，对于制造工序中所产生的字线的正带电而言，由于会在保护二级管区域中的第一导电型阱和该第一导电型阱内的第二导电型的第一扩散层的接合部分，成为PN结的反方向电压，所以，字线不会成为反方向电压以上的正的高电位。因此，可防止因字线的带电而引起电荷向电荷蓄积层的注入。而且，即使在对字线施加了负的电压的情况下，由于也可以提高字线的负电位的绝对值，所以，能够实现可对字线施加负电压的器件。此外，在对字线施加正的高电压的情况下，由于在电流流到半导体基板之前成为反方向电压的位置只有一处，因此容易控制耐压且动作稳定。
在本发明的半导体存储装置中，第一导电型阱和第二导电型的第一阱形成于第一导电型半导体基板，保护二级管区域具有第二导电型的第二阱，其内包括第一导电型阱和第二导电型的第一阱，且接合面比第一导电型阱以及第二导电型的第一阱深；第二导电型的第二扩散层，其形成于第二导电型的第一阱中的与第一导电型的第一扩散层相反一侧的上部；和第一导电型的第二扩散层，其与半导体基板的上部的第二导电型的第二扩散层邻接而形成；保护二级管元件由第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层、第二导电型的第一阱、第二导电型的第二阱、第二导电型的第二扩散层以及第一导电型的第二扩散层构成。
由此，在字线与保护二级管区域的第二导电型扩散层连接之后，例如当第一导电型是P型且第二导电型是N型时，由于制造工序中所产生的字线的负带电，会在形成于保护二级管区域中的第一导电型阱和第二导电型的第一阱的上部且跨过接合部的第一导电型的第一扩散层，与第二导电型的第一阱的接合部分，成为PN结的反方向电压，所以，字线不会成为比反方向电压绝对值大的负电位。另外，对于制造工序中所产生的字线的正带电而言，由于会在保护二级管区域中的第一导电型阱和该第一导电型阱内的第二导电型的第一扩散层的接合部分，以及保护二级管区域中的第二导电型的第一阱内的第二导电型的第二扩散层与第一导电型半导体基板中的第一导电型的第二扩散层的接合部分这两处，成为PN结的反方向电压，所以，字线不会成为反方向电压以上的正的高电位。因此，可防止因字线的带电而引起电荷向电荷蓄积层的注入。而且，即使在对字线施加了负的电压的情况下，由于也可以提高字线的负电位的绝对值，所以，能够实现可对字线施加负电压的器件。并且，由于保护二级管区域中的第二导电型的第一阱内的第二导电型的第二扩散层，与半导体基板中的第一导电型的第二扩散层的PN结，能够容易地提高杂质浓度，所以，能够将该部分的PN结耐压设计得低，因此，耐压的控制变得容易且动作稳定。
在本发明的半导体存储装置中，优选在第一导电型的第一扩散层的上部形成由金属构成的第一硅化物区域，在第二导电型的第二扩散层的上部形成由金属构成的第二硅化物区域。
由此，由于第一导电型的第一扩散层以及第二导电型的第二扩散层通过硅化物能够实现低电阻化，所以，在制造工序中字线带正电或带负电，并向该字线施加了保护二级管元件的反方向耐压以上的电压时，能够容易地使所产生的电流流入半导体基板。结果，能够可靠地抑制例如向栅极绝缘膜的应力或电荷向存储单元的电荷蓄积层的注入。
在本发明的半导体存储装置中，优选在第一导电型的第一扩散层的上部形成由金属构成的第一硅化物区域，按照跨过第二导电型的第二扩散层的上部以及第一导电型的第二扩散层的上部的方式，形成由金属构成的第二硅化物区域。
由此，由于保护二级管区域中的第二导电型的第二扩散层和第一导电型的第二扩散层通过金属硅化物而连接，所以，在对字线施加了正的高电压的情况下，在电流流入半导体基板之前，成为反方向电压的位置只有保护二级管区域的第一导电型阱与第一导电型阱区域内的第二导电型扩散层的接合部分一处。结果，耐压的控制变得容易且动作稳定。
本发明的半导体存储装置中，优选在存储单元阵列区域中相互邻接的存储单元彼此之间形成有绝缘膜，在保护二级管区域中的第二导电型的第一扩散层之上没有形成绝缘膜。
由此，由于在存储单元阵列区域中，在相互邻接的存储单元彼此之间可靠地埋入了绝缘膜，而在保护二级管区域中，在第二导电型的第一扩散层之上没有形成绝缘膜，所以，与在第二导电型的第一扩散层之上形成有绝缘膜的情况相比，能够以更小的尺寸直接连接字线和第二导电型扩散层。
在本发明的半导体存储装置中，优选各字线由分别形成于多个存储单元的第一导电层、和将多个第一导电层中排列于同一行的第一导电层彼此公共连接的第二导电层构成。
由此，字线与保护二级管区域中的第二导电型的第一扩散层自匹配连接，并且，字线与第一导电层也分别直接连接。
在本发明的半导体存储装置中，各存储单元形成在第一半导体区域和各第一导电层之间，是具有在氧化膜之间夹持氮化膜而构成的层叠绝缘膜的MONOS型存储单元。
而且，在本发明的半导体存储装置中，优选各字线由分别形成于多个存储单元的第一导电层、和经由绝缘膜将多个第一导电层中排列于同一行的第一导电层彼此电容耦合的第二导电层构成。
由此，字线可以与保护二级管区域中的第二导电型的第一扩散层自匹配连接，并且，能够经由绝缘膜将字线与第一导电层电容耦合。
该情况下，优选各存储单元是具有在第一半导体区域和各第一导电层之间形成的沟道绝缘膜的悬浮栅电极型存储单元。
本发明所涉及的第一半导体存储装置的制造方法，以在第一导电型半导体区域之上，将行列状配置有多个存储单元的存储单元阵列区域和保护二级管区域分离而形成的半导体存储装置为对象，包括在半导体区域选择性地形成元件分离绝缘膜的工序(a)；在包括元件分离绝缘膜的半导体区域之上，依次形成由第一硅氧化膜、硅氮化膜以及第二硅氧化膜构成的ONO膜、和第一导电层的工序(b)；在存储单元阵列区域中，将第一导电层以及ONO膜形成为沿列方向延伸的长方形图案，并且，在保护二级管区域中，按照除去第一导电层的方式进行图案形成的工序(c)；在工序(c)之后，将图案形成的第一导电层作为掩模，在半导体区域的存储单元阵列区域中形成由第二导电型扩散层构成的存储单元的源极漏极区域，并且，在半导体区域的保护二级管区域中，形成构成保护二级管元件的第二导电型扩散层的工序(d)；在工序(d)之后，在包括图案形成后的第一导电层的半导体区域之上形成绝缘膜，然后在存储单元阵列区域中，使图案形成的第一导电层的上面露出的工序(e)；工序(d)之后，在保护二级管区域中，露出第二导电型扩散层的至少一部分的工序(f)；工序(f)之后，在半导体区域中的存储单元阵列区域以及保护二级管区域之上形成第二导电层的工序(g)；以及工序(h)，在工序(g)之后，在存储单元阵列区域中，通过沿行方向图案形成第二导电层以及第一导电层，形成多个存储单元和多根字线，并且，在保护二级管区域中，将保护二级管元件的第二导电型扩散层与字线的端部直接连接，其中多个存储单元分别包括第一导电层且配置成行列状，多根字线由第二导电层构成且将排列于同一行的多个存储单元公共连接。
根据第一半导体存储装置的制造方法，在存储单元阵列区域中，通过沿行方向图案形成第二导电层以及第一导电层，形成多个存储单元和多根字线，并且，在表面露出了的保护二级管区域中，将保护二级管元件的第二导电型扩散层与字线的端部直接连接，其中多个存储单元分别包括第一导电层且配置成行列状，多根字线由第二导电层构成且将排列于同一行的多个存储单元公共连接。因此，由于在存储单元形成工序中，字线和保护二级管元件被同时且自匹配地连接，所以，无需在制造过程中追加新的工序，可实现存储单元稳定的电气特性。而且，由于在堆积了字线形成用的第二导电层之后的工序中，保护二级管元件发挥功能，所以，可防止以往通过利用布线层来进行字线与保护二级管元件的连接而无法防止的、从接触件形成工序的形成高熔点金属膜之后到堆积布线层为止的期间，因字线的带电而引起电荷向电荷蓄积层的注入。
在第一半导体存储装置的制造方法中，优选工序(e)和工序(f)是通过对所形成的绝缘膜进行蚀刻，在存储单元阵列区域中，露出各第一导电层的上面且填埋相互邻接的第一导电层以及ONO膜之间，并且，在保护二级管区域中，露出第二导电型扩散层的至少一部分的工序。
而且，在第一半导体存储装置的制造方法中，优选工序(e)是通过对所形成的绝缘膜基于化学机械研磨法进行研磨，在存储单元阵列区域中，露出各第一导电层的上面的工序；工序(f)是在保护二级管区域中，通过对绝缘膜进行蚀刻，露出第二导电型扩散层的至少一部分的工序。
第一半导体存储装置的制造方法，优选在工序(c)中，按照进一步除去保护二级管区域中的所述ONO膜的方式进行图案形成。
另外，在第一半导体存储装置的制造方法中，优选工序(b)包括选择性地除去保护二级管区域中的ONO膜的工序，和在除去了ONO膜的保护二级管区域选择性地形成第三硅氧化膜的工序。
本发明所涉及的第二半导体存储装置的制造方法，以在第一导电型半导体区域之上，将以行列状配置有多个存储单元的存储单元阵列区域和保护二级管区域分离而形成的半导体存储装置的制造方法为对象，包括在半导体区域选择性地形成元件分离绝缘膜的工序(a)；在包括元件分离绝缘膜的半导体区域之上，依次形成沟道绝缘膜以及第一导电层的工序(b)；在存储单元阵列区域中，将第一导电层图案形成为沿列方向的长方形，并且在保护二级管区域中，按照除去第一导电层的方式进行图案形成的工序(c)；工序(c)之后，将图案形成后的第一导电层作为掩模，在半导体区域的存储单元阵列区域中，形成由第二导电型扩散层构成的存储单元的源极漏极区域，并且，在半导体区域的保护二级管区域中，形成构成保护二级管元件的第二导电型扩散层的工序(d)；工序(d)之后，在包括图案形成的第一导电层的半导体区域之上形成绝缘膜，然后，在存储单元阵列区域中露出图案形成的第一导电层的上面的工序(e)；工序(d)之后，在保护二级管区域中，露出第二导电型扩散层的至少一部分的工序(f)；在存储单元阵列区域中，在上面露出了的第一导电层之上选择性地形成耦合电容绝缘膜的工序(g)；工序(g)之后，在半导体区域中的存储单元阵列区域以及保护二级管区域之上形成第二导电层的工序(h)；工序(i)，在工序(h)之后，在存储单元阵列区域中，通过沿行方向图案形成第二导电层、耦合电容绝缘膜以及第一导电层，形成多个存储单元和多根字线，并且，在保护二级管区域中，将保护二级管元件的第二导电型扩散层与字线的端部直接连接，其中多个存储单元分别包括第一导电层以及耦合电容绝缘膜且配置成行列状，多根字线由第二导电层构成且将排列于同一行的多个存储单元公共连接。
根据第二半导体存储装置的制造方法，在存储单元阵列区域中，通过沿行方向图案形成第二导电层、耦合电容绝缘膜以及第一导电层，形成分别将包括第一导电层以及耦合电容绝缘膜的配置成行列状的多个存储单元，与将由第二导电层构成且排列于同一行的多个存储单元公共连接的多根字线，并且，在表面露出了的保护二级管区域中，将保护二级管元件的第二导电型扩散层与字线的端部直接连接。因此，由于在存储单元形成工序中，字线和保护二级管元件被同时且自匹配地连接，所以，无需在制造过程中追加新的工序，可实现存储单元稳定的电气特性。而且，由于在堆积了字线形成用的第二导电层之后的工序中，保护二级管元件发挥功能，所以，可抑制以往通过利用布线层来进行字线与保护二级管元件的连接而无法防止的、从接触件形成工序的形成高熔点金属膜之后到堆积布线层为止的期间，因字线的带电而引起沟道绝缘膜的应力。
在第二半导体存储装置的制造方法中，优选工序(e)和工序(f)是通过对所形成的绝缘膜进行蚀刻，在存储单元阵列区域中，露出各第一导电层的上面且填埋相互邻接的第一导电层之间，并且，在保护二级管区域中，露出第二导电型扩散层的至少一部分的工序。
而且，在第二半导体存储装置的制造方法中，优选工序(e)是通过对所形成的绝缘膜基于化学机械研磨法进行研磨，在存储单元阵列区域中，露出各第一导电层的上面的工序；工序(f)和(g)是在保护二级管区域中，通过对耦合电容绝缘膜以及绝缘膜进行蚀刻，露出第二导电型扩散层的至少一部分的工序。
由此，即使在微细图案中，也能够通过绝缘膜可靠地填埋存储单元阵列区域中相互邻接的第一导电层彼此之间的区域。而且，在保护二级管区域中，也能够可靠地使保护二级管区域的第二导电型扩散层露出。因此，不仅可以缩小存储单元的间隔，还能够缩小保护二级管区域的尺寸。
本发明所涉及的第一半导体存储装置的驱动方法，其特征在于，本发明所涉及的半导体存储装置中，第一导电型阱以及第二导电型的第一阱形成于第一导电型半导体基板，保护二级管区域具有第二导电型的第二阱，其内包括第一导电型阱以及第二导电型的第一阱，且接合面比第一导电型阱以及第二导电型的第一阱深；第二导电型的第二扩散层，其形成于第二导电型的第一阱中的与第一导电型的第一扩散层相反一侧的上部；和第一导电型的第二扩散层，其与半导体基板的上部的第二导电型的第二扩散层邻接而形成，以保护二级管元件由第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层、第二导电型的第一阱、第二导电型的第二阱、第二导电型的第二扩散层以及第一导电型的第二扩散层构成的半导体存储装置为对象，包括将第一端子与字线连接，将第二端子与第一导电型的第一扩散层连接，将第三端子与第二导电型的第二扩散层以及第一导电型的第二扩散层连接的步骤；和在对第一端子施加正的偏置电压时，使第二端子和第三端子处于接地状态的步骤。
根据第一半导体存储装置的驱动方法，由于在保护二级管区域中，形成在具有深的接合面的第二导电型的第二阱中的第一导电型阱的电位稳定化，所以，能够稳定地进行存储单元的写入、擦除以及读出各动作。
第一半导体存储装置的驱动方法，优选还具备通过对第一端子施加正的偏置电压，对所选择的存储单元进行写入动作或读出动作的步骤。
本发明所涉及的第二半导体存储装置的驱动方法，其特征在于，本发明所涉及的半导体存储装置中，第一导电型阱以及第二导电型的第一阱形成于第一导电型半导体基板，保护二级管区域具有第二导电型的第二阱，其包括第一导电型阱以及第二导电型的第一阱，且接合面比第一导电型阱以及第二导电型的第一阱深；第二导电型的第二扩散层，其形成于第二导电型的第一阱中的与第一导电型的第一扩散层相反一侧的上部；和第一导电型的第二扩散层，其与半导体基板的上部的第二导电型的第二扩散层邻接而形成，以保护二级管元件由第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层、第二导电型的第一阱、第二导电型的第二阱、第二导电型的第二扩散层以及第一导电型的第二扩散层构成的半导体存储装置为对象，包括将第一端子与字线连接，将第二端子与第一导电型的第一扩散层连接，将第三端子与第二导电型的第二扩散层以及第一导电型的第二扩散层连接的步骤；和在对第一端子施加负的偏置电压时，对第二端子施加与第一端子相同的电压，且使第三端子处于接地状态的步骤。
第二半导体存储装置的驱动方法，优选还包括通过对第一端子施加负的偏置电压，对所选择的存储单元进行擦除动作的步骤。
本发明所涉及的第三半导体存储装置的驱动方法，其特征在于，本发明所涉及的半导体存储装置中，第一导电型阱以及第二导电型的第一阱形成于第一导电型半导体基板，保护二级管区域具有第二导电型的第二阱，其包括第一导电型阱以及第二导电型的第一阱，且接合面比第一导电型阱以及第二导电型的第一阱深；第二导电型的第二扩散层，其形成于第二导电型的第一阱和半导体基板的上部且跨过接合部，以保护二级管元件由第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层、第二导电型的第一阱、第二导电型的第二阱以及第二导电型的第二扩散层构成的半导体存储装置为对象，包括将第一端子与字线连接，将第二端子与第一导电型的第一扩散层连接，将第三端子与第二导电型的第二扩散层连接的步骤；通过对第一端子施加正的偏置电压，对所选择的存储单元进行写入动作或读出动作的步骤；和通过对第一端子施加负的偏置电压，对所选择的存储单元进行擦除动作的步骤。
本发明所涉及的第四半导体存储装置的驱动方法，其特征在于，本发明所涉及的半导体存储装置中，第一导电型阱以及第二导电型的第一阱形成于第一导电型半导体基板，保护二级管区域具有第二导电型的第二阱，其包括第一导电型阱以及第二导电型的第一阱，且接合面比第一导电型阱以及第二导电型的第一阱深；第一硅化物区域，其形成在第一导电型的第一扩散层的上部；和第二硅化物区域，其形成于第二导电型的第一阱和半导体基板的上部且跨过接合部，以保护二级管元件由第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层、第一硅化物区域、第二导电型的第一阱、第二导电型的第二阱以及第二硅化物区域构成的半导体存储装置为对象，包括将第一端子与字线连接，将第二端子与第一硅化物区域连接，将第三端子与第二硅化物区域连接的步骤；通过对第一端子施加正的偏置电压，对所选择的存储单元进行写入动作或读出动作的步骤；和通过对第一端子施加负的偏置电压，对所选择的存储单元进行擦除动作的步骤。
根据本发明所涉及的半导体存储装置及其制造方法，在堆积了字线形成用的导电层之后的工序中，也可以保护存储单元不受因字线的带电而引起的高电压的施加的影响。
图1是表示本发明的第一实施方式所涉及的半导体存储装置的剖视图。
图2是表示本发明的第一实施方式的一个变形例所涉及的半导体存储装置的剖视图。
图3(a)～(c)是表示本发明的第一实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图4(a)～(c)是表示本发明的第一实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图5是表示本发明的第一实施方式所涉及的半导体存储装置的制造方法的一个工序的剖视图。
图6是表示本发明的第一实施方式所涉及的半导体存储装置的制造方法的第一变形例的一个工序的剖视图。
图7是表示本发明的第一实施方式所涉及的半导体存储装置的制造方法的第二变形例的一个工序的剖视图。
图8是表示本发明的第二实施方式所涉及的半导体存储装置的剖视图。
图9是表示本发明的第三实施方式所涉及的半导体存储装置的剖视图。
图10是表示本发明的第三实施方式的其他变形例所涉及的半导体存储装置的剖视图。
图11是表示本发明的第四实施方式所涉及的半导体存储装置的剖视图。
图12是表示本发明的第五实施方式所涉及的半导体存储装置的剖视图。
图13是表示本发明的第五实施方式的一个变形例所涉及的半导体存储装置的剖视图。
图14是表示本发明的第六实施方式所涉及的半导体存储装置的剖视图。
图15(a)～(c)是表示本发明的第六实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图16(a)～(d)是表示本发明的第六实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图17(a)和(b)是表示本发明的第六实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图18是表示本发明的第六实施方式所涉及的半导体存储装置的制造方法的第一变形例的一个工序的剖视图。
图19是表示本发明的第六实施方式所涉及的半导体存储装置的制造方法的第二变形例的一个工序的剖视图。
图20是表示本发明的第七实施方式所涉及的半导体存储装置的剖视图。
图21(a)～(c)是表示本发明的第七实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图22(a)～(c)是表示本发明的第七实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图23(a)～(c)是表示本发明的第七实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图24是表示本发明的第八实施方式所涉及的半导体存储装置的剖视图。
图25(a)～(c)是表示本发明的第八实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图26(a)～(d)是表示本发明的第八实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图27(a)～(c)是表示本发明的第八实施方式所涉及的半导体存储装置的制造方法的工序顺序剖视图。
图28表示本发明的第九实施方式所涉及的半导体存储装置的驱动方法，是表示使本发明第五实施方式所涉及的半导体存储装置的存储单元动作的情况下的端子构成的剖视示意图。
图29表示本发明的第九实施方式所涉及的半导体存储装置的驱动方法，是表示使本发明第三实施方式所涉及的半导体存储装置的存储单元动作的情况下的端子构成的剖视示意图。
图30表示本发明的第九实施方式所涉及的半导体存储装置的驱动方法，是表示使本发明第四实施方式所涉及的半导体存储装置的存储单元动作的情况下的端子构成的剖视示意图。
图31是表示在本发明第九实施方式所涉及的半导体存储装置的驱动方法中，使半导体存储装置的存储单元动作的情况下的端子构成的俯视示意图。
图32是表示以往的半导体存储装置的剖视图。
图中1-P型阱或P型半导体基板，2-元件分离绝缘膜，3-第一栅极绝缘膜，4-电荷蓄积层，5-第二栅极绝缘膜，6-源极漏极扩散层，9-N型扩散层，12-第一导电层，13-第二导电层(字线)，14-N型半导体基板，15-N型阱，16-P型扩散层，17-深的N型阱，18-N型扩散层，19A-第一硅化物区域，19B-第二硅化物区域，20-抗蚀层，21-绝缘膜，31-第三栅极绝缘膜，32-栅电极加工用绝缘膜，33-源极漏极扩散层上绝缘膜(绝缘膜)，340-第一抗蚀层图案，35-第二抗蚀层图案，36-沟道氧化膜(沟道绝缘膜)，37-耦合电容绝缘膜，40-N型扩散层，41-P型扩散层，42-第一抗蚀层图案，43-第二抗蚀层图案，50-栅极绝缘膜。
具体实施例方式
(第一实施方式)参照附图对本发明的第一实施方式进行说明。在第一实施方式中，举例说明栅极绝缘膜中具有电荷蓄积层的非易失性半导体存储装置。
图1表示本发明第一实施方式所涉及的半导体存储装置的剖视结构。如图1所示，在例如由硅构成的P型阱(或者P型半导体基板)1的上部，形成有由元件分离绝缘膜2划分的存储单元阵列区域A和保护二级管区域B。
在存储单元阵列区域A中，以行列状配置有MONOS(metal oxide-nitride-oxide-semiconductor)型存储单元，所述存储单元具有依次形成有例如由氧化硅构成的第一栅极绝缘膜3、由氮化硅构成的电荷蓄积层4以及由氧化硅构成的第二栅极绝缘膜5的所谓ONO膜50；和由形成在该ONO膜50之上的多晶硅等构成，构成栅电极的第一导电层12。
在P型阱1的上部的沿列方向(垂直于纸面的方向)延伸的ONO膜50之间的区域形成有源极漏极扩散层6，在该源极漏极扩散层6与第二导电层13之间形成有绝缘膜21。
在与存储单元阵列区域A邻接的保护二级管区域B中，形成有在P型阱1的上部形成的N型扩散层9，由该N型扩散层9和P型阱1形成保护二级管元件。
在存储单元阵列区域A中，形成有将沿着存储单元阵列的行方向排列的多个存储单元的栅电极公共连接的例如由多晶硅构成、并构成字线以及栅电极的第二导电层13。该第二导电层13延伸至保护二级管区域B，与保护二级管区域B中的N型扩散层9直接连接。
根据第一实施方式，由于在第二导电层13与保护二级管区域B中的P型阱1内的N型扩散层9直接连接之后，在制造工序中产生的第二导电层13的负的带电，具有成为PN结的正方向电压的电流通路，所以，第二导电层13不会成为绝对值大的负电位。另外，对于在制造工序中产生的栅电极的正带电而言，通过将反方向电压(耐压)控制为10V左右，而不成为PN结的反方向电压以上的电位，可以防止或控制基于高电压的施加而引起向ONO膜50的应力或向该ONO膜50的电荷蓄积层4的电荷注入。
此外，以上的说明举例说明了栅电极由第一导电层12和第二导电层13的层叠膜构成，字线由第二导电层13构成的情况。如图2所示，在仅由第一导电层12形成栅电极和字线的情况下，也能够得到与上述同样的效果。这一点除了第一实施方式以外，在以下的各实施方式中也是同样的。
下面，参照附图对如上构成的第一实施方式所涉及的半导体存储装置的制造方法进行说明。
首先，如图3(a)所示，在P型阱1的上部选择性地形成具有浅沟道隔离(Shallow Trench IsolationSTI)构造的元件分离绝缘膜2。
接着，如图3(b)所示，通过例如化学气相沉积(Chemical VaporDepositionCVD)法，在P型阱(或者P型半导体基板)1之上遍布包括元件分离绝缘膜2的整个面，依次形成第一栅极绝缘膜3、电荷蓄积层4、第二栅极绝缘膜5以及由多晶硅构成的第一导电层12。
然后，如图3(c)所示，采用基于光刻法的抗蚀层图案20，并通过干蚀刻，沿着列方向且以长方形图案形成存储单元阵列区域A中的第一导电层12、第二栅极绝缘膜5、电荷蓄积层4、第一栅极绝缘膜3。此时，在保护二级管区域B中，P型阱1的上面的至少一部分露出。
接着，如图4(a)所示，通过将第一导电层12作为掩模，向P型阱1注入由砷(As)离子等构成的N型杂质离子，在存储单元阵列区域A中形成源极漏极扩散层6，在保护二级管区域B中形成构成保护二级管元件的N型扩散层9。
接着，如图4(b)所示，例如通过低压CVD(low pressure CVD)法，按照覆盖图案形成为长方形的第一导电层12的方式，在P型阱1之上形成由氧化硅构成的绝缘膜21。
然后，如图4(c)所示，通过干蚀刻对所形成的绝缘膜21进行深腐蚀(etch back)，在存储单元阵列区域A中，从绝缘膜21露出第一导电层12，并且从保护二级管区域B露出N型扩散层9。
接着，如图5所示，通过CVD法，在包括露出的第一导电层12以及N型扩散层9的P型阱1之上，即晶片上的整个面，形成由多晶硅构成的第二导电层13。然后，通过光刻法，在第二导电层13之上形成具有沿行方向(平行于纸面的方向)延伸的多个开口图案的抗蚀层图案(未图示)，将所形成的抗蚀层图案作为掩模，按照沿行方向排列的多个第一导电层12之间电连接的方式，对第二导电层13以及第一导电层12进行干蚀刻，形成字线。此时，在字线的端部，按照维持第二导电层13与从保护二级管区域B露出的N型扩散层9直接连接的状态的方式，图案形成第二导电层13、第一导电层12、ONO膜50以及绝缘膜21。
另外，在之后的制造工序中，虽然省略了图示，但是，遍布包括字线的上方的半导体基板的整体形成上层的绝缘膜，然后，在上层的绝缘膜的规定位置形成必要的接触孔。接着，在包括接触孔的内部的上层绝缘膜上形成布线层。
这里，作为制造方法的第一变形例，也可以替代图3(b)所示，在保护二级管区域B形成由第一栅极绝缘膜3、电荷蓄积层4以及第二栅极绝缘膜5构成的ONO膜50，而如图6所示，至少在P型阱1的整个面形成了ONO膜50之后，选择性地除去所形成的ONO膜50中在保护二级管区域B所包括的部分。接着，在保护二级管区域B之上形成由氧化硅构成的第三栅极绝缘膜31，然后，形成第一导电层12以及第三栅极绝缘膜31。此时，保护二级管区域B上的第三栅极绝缘膜31的除去，可以与图3(c)所示的干蚀刻或图4(b)所示的绝缘膜21的干蚀刻同时进行。由此，在蚀刻图3(c)所示的ONO膜50的时候，可以避免因蚀刻不足而残留了由氮化硅构成的电荷蓄积层4，并且，在之后的对图4(b)的绝缘膜21进行深腐蚀之际，也能够避免因蚀刻率的差异导致由氮化硅构成的电荷蓄积层4未被蚀刻而残留，由此造成无法使保护二级管区域B中的N型扩散层9露出的情况。
另外，作为制造方法的第二变形例，可以在图3(c)中，如图7所示通过干蚀刻仅除去第一导电层12，而残留ONO膜50。该情况下，当在图4(c)中通过干蚀刻对保护二级管区域B中的绝缘膜21进行深腐蚀时，通过除去保护二级管区域B上的由第一栅极绝缘膜3、电荷蓄积层4以及第二栅极绝缘膜5构成的ONO膜50，可以使保护二级管区域B中的N型扩散层9露出。
通过采用上述的制造方法，可以在露出存储单元阵列区域A的第一导电层12的上面的同时，将绝缘膜21嵌入到成为扩散位线的源极漏极扩散层6之上。并且，在保护二级管区域B中，第二导电型扩散层9之上的绝缘膜21被除去，可以露出该第二导电型扩散层9。另外，通过堆积构成字线的第二导电层13，可使得字线与保护二级管区域B的第二导电型扩散层9自匹配且直接连接，并且，字线与第一导电层12也直接连接。
因此，在图4(a)～图4(c)所示的存储单元形成工序中，由于同时进行保护二级管区域B中的第二导电型扩散层9的形成以及该第二导电型扩散层9上的绝缘膜21的除去，所以，不需要用于形成保护二级管元件的新的工序。
如上所说明那样，根据第一实施方式，由于构成字线的第二导电层13的端部与保护二级管区域B直接连接，所以，在堆积了字线形成用的第二导电层13之后的制造工序中，保护二级管元件发挥功能，可防止因之后的栅电极和字线的带电而引起电荷向电荷蓄积层4的注入以及向ONO膜50的应力。
(第二实施方式)下面，参照附图对本发明的第二实施方式进行说明。
图8表示本发明第二实施方式所涉及的半导体存储装置的截面构成。第二实施方式所涉及的半导体存储装置，改变了第一实施方式所涉及的半导体存储装置中的器件规格以及保护二级管元件的构造。在图8中，对与图1所示的构成部件相同的构成部件赋予同一符号，并省略其说明。
如图8所示，P型阱1，被划分形成为例如由N型硅构成的N型半导体基板14中的存储单元阵列区域A以及保护二级管区域B。
在N型半导体基板14的保护二级管区域B中，相对于P型阱1的存储单元阵列区域A，在相反侧的区域形成与P型阱1接触的N型阱15。并且，在保护二级管区域B中的P型阱1与N型阱15的接合部的上部，形成有P型扩散层16。
因此，在保护二级管区域B中，由形成于N型半导体基板14的在P型阱1的上部形成的N型扩散层9、相互邻接的P型阱1以及N型阱15、和按照跨过该P型阱1以及N型阱15的接合部的方式而形成的P型扩散层16，构成了保护二级管元件。
在存储单元阵列区域A中，构成字线的第二导电层13延伸至保护二级管区域B，与保护二级管区域B中的形成在P型阱1的上部的N型扩散层9直接连接。
根据第二实施方式，在成为字线的第二导电层13与形成于保护二级管区域B中的P型阱1的上部的N型扩散层9连接之后，制造工序中产生的对字线(栅电极)的负带电，会在形成于保护二级管区域B中的P型阱1以及N型阱15的上部且跨过二者的接合部的P型扩散层16与N型阱15的接合部分，产生PN结的反方向电压。因此，通过将反方向电压(耐压)控制为10V左右，第二导电层13就不会因反方向电压而成为绝对值大的负电位。
而且，制造工序中产生的对字线(栅电极)的正带电，也会在保护二级管区域B中的P型阱1和形成于该P型阱1的上部的N型扩散层9的接合部分，产生PN结的反方向电压。因此，通过将反方向电压(耐压)控制为10V左右，字线不会成为反方向电压以上的正的高电位。结果，能够抑制因高电压的施加而引起向ONO膜50的应力或电荷向该ONO膜50的电荷蓄积层4的注入。
并且，在第一实施方式中，当在器件动作时对字线施加了负电压的情况下，无法提高字线的负电位的绝对值，但是根据第二实施方式，即使在对字线施加了负电压的情况下，也能够提高字线的负电位的绝对值，因此，可实现能够对字线施加负电压的器件。
如以上所说明那样，根据第二实施方式，由于构成字线的第二导电层13的端部与保护二级管区域B直接连接，所以，在堆积了字线形成用的第二导电层13之后的制造工序中，保护二级管元件发挥功能，可防止因之后的栅电极和字线的带电而引起电荷向电荷蓄积层4的注入以及向ONO膜50的应力。
另外，由于在向字线施加负电压的情况下，保护二级管元件也发挥功能，所以，对字线施加负电压的器件能够动作。
(第三实施方式)下面，参照附图对本发明的第三实施方式进行说明。
图9表示本发明第三实施方式所涉及的半导体存储装置的截面构成。第三实施方式所涉及的半导体存储装置是第二实施方式所涉及的半导体存储装置的第一变形例。在图9中，对与图8所示的构成部件相同的构成部件赋予同一符号并省略其说明。
如图9所示，在保护二级管区域B中，相互邻接的P型阱1和N型阱15形成在深的N型阱17的上部，所述N型阱17形成于例如由P型硅构成的P型半导体基板22。而且，在保护二级管区域B中，在N型阱15和P型半导体基板22的上部且按照跨过接合部的方式，形成有N型扩散层18。
因此，在保护二级管区域B中，由P型半导体基板22上的形成在P型阱1的上部的N型扩散层9、相互邻接的P型阱1以及N型阱15、按照跨过该P型阱1和N型阱15的方式而形成的P型扩散层16、深的N型阱17、和按照跨过N型阱15以及P型半导体基板22的接合部的方式而形成的N型扩散层18，构成了保护二级管元件。
第三实施方式中，在成为字线的第二导电层13与保护二级管区域B中的形成在P型阱1的上部的N型扩散层9连接之后，制造工序中产生的对字线(栅电极)的负带电，会在形成于保护二级管区域B中的P型阱1以及N型阱15的上部且跨过接合部的P型扩散层16与N型阱15的接合部分，产生PN结的反方向电压。因此，通过将反方向电压(耐压)控制为10V左右，第二导电层13不会因反方向电压而成为绝对值大的负电位。
另外，制造工序中产生的对字线(栅电极)的正带电，会在保护二级管区域B中的P型阱1与形成于该P型阱1的上部的N型扩散层9的接合部分，以及按照跨过保护二级管区域B中的N型阱15与P型半导体基板22的接合部的方式而形成的N型扩散层18与P型半导体基板22的接合部分这两处，产生PN结的反方向电压。因此，通过将反方向电压(耐压)控制为10V左右，字线不会成为反方向电压以上的正的高电位。结果，可抑制因高电压的施加而引起向ONO膜50的应力或电荷向该ONO膜50的电荷蓄积层4的注入。
作为其它的变形例如图10所示，在保护二级管区域B中，可以在按照跨过P型阱1和N型阱15的方式而形成的P型扩散层16的上部，和按照跨过N型阱15和P型半导体基板22的方式而形成的N型扩散层18的上部，分别形成由钛(Ti)、钴(Co)或镍(Ni)等金属与硅的金属化合物构成的第一硅化物区域19A和第二硅化物区域19B。由此，由于可以使P型扩散层16以及N型扩散层18的低电阻化，所以，当在制造工序中字线(栅电极)带正电或带负电，而对字线施加了具有保护二级管元件的反方向电压以上的绝对值的电压时，由施加的电压而产生的电流，会容易地流入P型半导体基板22。因此，能够更加可靠地抑制向ONO膜50的应力或电荷向该ONO膜50的电荷蓄积层4的注入。
(第四实施方式)
下面，参照附图对本发明的第四实施方式进行说明。
图11表示本发明第四实施方式所涉及的半导体存储装置的截面构成。第四实施方式所涉及的半导体存储装置是第二实施方式所涉及的半导体存储装置的第二变形例。在图11中，对与图8所示的构成部件相同的构成部件赋予同一符号并省略其说明。
如图11所示，在保护二级管区域B中，相互邻接的P型阱1和N型阱15形成在深的N型阱17的上部，该N型阱17形成于由P型硅构成的P型半导体基板22。而且，在保护二级管区域B中，在P型扩散层16的上部，和N型阱15与P型半导体基板22的接合部分的上部，分别形成有由Ti硅化物等构成的第一硅化物区域19A和第二硅化物区域19B。
因此，在保护二级管区域B中，由P型半导体基板22中的形成于P型阱1的上部的N型扩散层9、相互邻接的P型阱1以及N型阱15、按照跨过该P型阱1以及N型阱15的方式而形成的P型扩散层16以及第一硅化物区域19A、深的N型阱17、和按照跨过N型阱15与P型半导体基板22的接合部的方式而形成的第二硅化物区域19B，构成了保护二级管元件。
第四实施方式中，在成为字线的第二导电层13与保护二级管区域B中的形成在P型阱1的上部的N型扩散层9连接之后，制造工序中产生的对字线(栅电极)的负带电，会在形成于保护二级管区域B中的P型阱1以及N型阱15的上部且跨过接合部的P型扩散层16与N型阱15的接合部分，产生PN结的反方向电压。因此，通过将反方向电压(耐压)控制为10V左右，第二导电层13不会因反方向电压而成为绝对值大的负电位。
另外，制造工序中产生的对字线(栅电极)的正带电，会在保护二级管区域B中的P型阱1与形成于该P型阱1的上部的N型扩散层9的接合部分，产生PN结的反方向电压。因此，通过将反方向电压(耐压)控制为10V左右，字线不会成为反方向电压以上的正的高电位。结果，可抑制因高电压的施加而引起向ONO膜50的应力或电荷向该ONO膜50的电荷蓄积层4的注入。
并且，在对字线施加了正的高电压的情况下，第四实施方式与第三实施方式相比，由于在基于高电压的电流流入P型半导体基板22之前，成为反方向电压的位置只有一处，所以，具有耐压控制容易且器件动作稳定的效果。
(第五实施方式)下面，参照附图对本发明的第五实施方式进行说明。
图12表示本发明的第五实施方式所涉及的半导体存储装置的截面构成。第五实施方式所涉及的半导体存储装置是第三实施方式所涉及的半导体存储装置的第一变形例。在图12中，对与图9所示的构成部件相同的构成部件赋予同一符号并省略其说明。
如图12所示，在保护二级管区域B中，在N型阱15中的与P型扩散层16相反一侧的上端部形成有N型扩散层40，并且，在P型半导体基板22中的相对N型扩散层40与P型扩散层16相反一侧的上端部，形成有P型扩散层41。这里，N型扩散层40与P型扩散层41的接合部分，和N型阱15与P型半导体基板22的接合部分大致一致。
因此，在保护二级管区域B中，由P型半导体基板22中的形成于P型阱1的上部的N型扩散层9、相互邻接的P型阱1以及N型阱15、按照跨过该P型阱1以及N型阱15的方式而形成的P型扩散层16、深的N型阱17、在N型阱15中的与P型扩散层16相反一侧的上端部形成的N型扩散层40、以及在P型半导体基板22中的相对N型扩散层40与P型扩散层16相反一侧的上端部形成的P型扩散层41，构成了保护二级管元件。
第五实施方式中，在成为字线的第二导电层13与保护二级管区域B中的形成在P型阱1的上部的N型扩散层9连接之后，制造工序中产生的对字线(栅电极)的负带电，会在形成于保护二级管区域B中的P型阱1以及N型阱15的上部且跨过接合部的P型扩散层16与N型阱15的接合部分，产生PN结的反方向电压。因此，通过将反方向电压(耐压)控制为10V左右，第二导电层13不会因反方向电压而成为绝对值大的负电位。
另外，制造工序中产生的对字线(栅电极)的正带电，会在保护二级管区域B中的P型阱1与形成于该P型阱1的上部的N型扩散层9的接合部分，以及在保护二级管区域B中的N型阱15的上部形成的N型扩散层40与在P型半导体基板22的上部形成的P型扩散层41的接合部分这两处，产生PN结的反方向电压。因此，通过将反方向电压(耐压)控制为10V左右，字线不会成为反方向电压以上的正的高电位。结果，可抑制因高电压的施加而引起向ONO膜50的应力或电荷向该ONO膜50的电荷蓄积层4的注入。
可是，在图9所示的第三实施方式所涉及的半导体存储装置的情况下，N型扩散层18与P型半导体基板22的PN接合部在形成了N型扩散层18之后被实施高温热处理，N型杂质从N型扩散层18扩散的情况下，由于N型扩散层18和P型半导体基板22之间的PN结附近的P型杂质浓度降低，所以，存在着难以将耐压降低控制到10V左右的可能性。此时，在制造工序中字线带正电，P型阱1和该P型阱1内的N型扩散层9之间的PN结被钳位为10V左右。但是，由于N型扩散层18和P型半导体基板22之间的PN结耐压高，所以不被钳位，P型阱1被充电的结果是，有时字线的电位会上升到10V以上。
在第五实施方式中，由于可以使形成在P型半导体基板22且与N型扩散层40具有接合部的P型扩散层41的杂质浓度比P型阱1高，所以，可避免上述的问题。
具体而言，如果使P型扩散层41的杂质浓度比P型阱1高，则可以将N型扩散层40与P型扩散层41之间的PN结的耐压，设定得远远低于第三实施方式所涉及的N型扩散层18与P型半导体基板22之间的PN结的耐压。结果，可得到不会产生上述问题的具有实用耐压的保护二级管元件。而且，由于可以大幅度降低设定N型扩散层40与P型扩散层41的PN结的耐压，所以，能够仅通过P型阱1和形成于该P型阱1的N型扩散层9的PN结的耐压，控制字线带正电情况的反方向电压(耐压)。
另外，作为一个变形例如图13所示，在保护二级管区域B中，可以在按照跨过P型阱1和N型阱15的方式而形成的P型扩散层16的上部，和相互邻接的N型扩散层40以及P型扩散层41的上部，与第四实施方式同样地分别形成第一硅化物区域19A以及第二硅化物区域19B。由此，能够容易地仅通过P型阱1和形成于该P型阱1内的N型扩散层9之间的PN结的耐压，控制字线带正电情况的反方向电压(耐压)，并且可使得器件动作稳定。
(第六实施方式)下面，参照附图对本发明的第六实施方式进行说明。
图14表示本发明的第六实施方式所涉及的半导体存储装置的截面构成。在图14中，对与图1所示的构成部件相同的构成部件赋予同一符号并省略其说明。第六实施方式所涉及的半导体存储装置与第一～第五实施方式所涉及的半导体存储装置相比，具有能够微细化的构造。
可是，如图4(c)所示，在第一实施方式所涉及的半导体存储装置的制造方法中，通过利用干蚀刻对覆盖P型阱1的绝缘膜21进行深腐蚀，在露出存储单元阵列区域A中的第一导电膜12的同时，露出了保护二级管区域B中的N型扩散层9。此时，在存储单元阵列区域A中，相互邻接的构成存储单元的第一导电层12彼此之间需要由绝缘膜21填埋。假设在第一导电层12彼此之间的区域没有被绝缘膜21填埋，则由于存在着第二导电层13会与源极漏极扩散层6电连接的可能性，所以，无法使存储单元正常动作。通常，在包括图4(c)的制造方法的情况下，绝缘膜21通过低压CVD法形成，但是，如果微细化发展则存储单元之间的间隔将变小，因此，存在着无法通过低压CVD法将第一导电层12之间的区域完全填埋的可能性。
而且，在图4(c)所示的工序中，如果在保护二级管区域B中的N型扩散层9的表面处于残留有绝缘膜21的状态，则由于第二导电层13处于不能够与N型扩散层9连接的状态，所以，存在着保护二级管元件无法发挥功能的可能性。如果微细化发展，则要求保护二级管区域B的尺寸缩小。因此，如果在通过低压CVD法堆积了绝缘膜21之后，通过蚀刻对绝缘膜21进行深腐蚀，则由在ONO膜50以及第一导电层12的侧面上形成的绝缘膜21构成的侧壁(sidewall)会覆盖N型扩散层9，存在着前述那样的第一导电层13会无法与N型扩散层9连接的可能性。
鉴于此，在第六实施方式中，对于具有本发明的特征且能够实现微细化的半导体存储装置及其制造方法进行说明。
如图14所示，在P型阱1的上部的沿列方向延伸的ONO膜50之间的区域形成有源极漏极扩散层6，在该源极漏极扩散层6与第二导电层13之间形成有上面被平坦化的源极漏极扩散层上绝缘膜33(下面简称为绝缘膜33)。作为第六实施方式的特征，该绝缘膜33仅形成于存储单元阵列区域A，而不形成于保护二级管区域B。
在与存储单元阵列区域A邻接的保护二级管区域B中，与第一实施方式同样，形成有在P型阱1的上部形成的N型扩散层9，由该N型扩散层9和P型阱1形成保护二级管元件。而且，在N型扩散层9的侧端部上，替代由第一栅极绝缘膜3、电荷蓄积层4以及第二栅极绝缘膜构成的ONO膜50，而形成有由氧化硅构成的第三栅极绝缘膜31。
在存储单元阵列区域A中，形成有将沿着存储单元阵列的行方向排列的多个存储单元的栅电极公共连接的例如由多晶硅构成、并构成字线以及栅电极的第二导电层13。第二导电层13延伸至保护二级管区域B，与保护二级管区域B中的N型扩散层9直接连接。
根据第六实施方式，与第一实施方式同样，可抑制在制造工序中向ONO膜50的应力或电荷向该ONO膜50的电荷蓄积层4的注入。并且，由于在保护二级管区域B中的N型扩散层9之上未形成侧壁状的绝缘膜，所以，可以缩小保护二级管区域B的尺寸，因此，能够实现半导体存储装置的微细化。
下面，参照附图对如上所述而构成的半导体存储装置的制造方法进行说明。
首先如图15(a)所示，在P型阱(或者P型半导体基板)1的上部，选择性地形成具有STI构造的元件分离绝缘膜2。
接着，如图15(b)所示，通过例如CVD法，在P型阱1之上遍布包括元件分离绝缘膜2的整个面，依次形成第一栅极绝缘膜3、电荷蓄积层4以及第二栅极绝缘膜5，来形成ONO膜50。然后，选择性地除去所形成的ONO膜50中的包括于保护二级管区域B中的部分。接着，在保护二级管区域B露出的P型阱1以及元件分离绝缘膜2之上，选择性地形成第三绝缘膜31。然后，在存储单元阵列区域A以及保护二级管区域B之上遍布整个面，依次形成由多晶硅构成的第一导电层12以及由氮化硅构成的栅电极加工用绝缘膜32。
接着，如图15(c)所示，通过光刻法以及蚀刻法，在存储单元阵列区域A中，沿列方向且以长方形图案形成栅电极加工用绝缘膜32，并且，在保护二级管区域B中，除去栅电极加工用绝缘膜32中的P型阱1的上侧部分。然后，将图案形成的栅电极加工用绝缘膜32作为掩模，通过干蚀刻，图案形成第一导电层12以及其下侧的由第一栅极绝缘膜3、电荷蓄积层4、第二栅极绝缘膜5构成的ONO膜50、和第三栅极绝缘膜31。
接着，如图16(a)所示，将栅电极加工用绝缘膜32作为掩模，向P型阱1注入砷(As)等N型杂质，在存储单元阵列区域A中形成N型的源极漏极区域6，在保护二级管区域B中形成构成保护二级管元件的N型扩散层9。
然后，如图16(b)所示，通过例如高密度等离子CVD(High DensityPlasma CVD)法，在P型阱1的整个面按照覆盖栅电极加工用绝缘膜32的方式形成由氧化硅构成的绝缘膜33。
接着，如图16(c)所示，通过化学机械研磨(Chemical MechanicalPolishCMP)法，对绝缘膜33进行研磨直至栅电极加工用绝缘膜32露出为止，然后，通过采用了热磷酸等的湿蚀刻除去栅电极加工用绝缘膜32。
接着，如图16(d)所示，通过光刻法，在保护二级管区域B中的N型扩散层9的上侧部分形成具有开口部分的第一抗蚀层图案34。然后，将所形成的第一抗蚀层图案34作为掩模，通过对保护二级管区域B中的绝缘膜33进行干蚀刻，从保护二级管区域B露出N型扩散层9。
接着，如图17(a)所示，在除去了第一抗蚀层图案34之后，通过CVD法，在包括露出的第一导电层12以及N型扩散层9的P型阱1之上，即晶片(wafer)上的整个面，堆积由多晶硅构成的第二导电层13。由此，在保护二级管区域B中，第二导电层13与N型扩散层9直接连接。
接着，如图17(b)所示，在第二导电层13之上，形成具有沿行方向延伸的多个开口图案的第二抗蚀层图案35。然后，将所形成的第二抗蚀层35作为掩模，按照与行方向排列的多个第一导电层12之间电连接的方式，对第二导电层13和第一导电层12进行干蚀刻，形成字线。此时，在字线的端部处，按照维持第二导电层13与从保护二级管区域B露出的N型扩散层9直接连接的状态，图案形成第二导电层13、第一导电层12、ONO膜50以及绝缘膜33。
这里，作为第一变形例如图18所示，可以替代图15(b)所示的工序中在保护二级管区域B形成第三栅极绝缘膜，而不从保护二级管区域B除去ONO膜50，以残留该ONO膜50的状态，形成第一导电层12以及栅电极加工用绝缘膜32。在第一变形例的情况下，通过与进行图15(c)所示的工序中的干蚀刻、或图16(d)所示的工序中的干蚀刻之际同时除去残留于保护二级管区域B的ONO膜50，可以露出保护二级管区域B中的N型扩散层9。
而且，作为第二变形例如图19所示，可以通过干蚀刻在图15(c)所示的工序中仅除去第一导电层12，构成在存储单元A中残留了ONO膜的状态，在保护二级管区域B中残留了第三栅极绝缘膜31的状态。第二变形例的情况下，当在图16(d)中通过干蚀刻除去保护二级管区域B中的绝缘膜33时，通过也连续地除去第三绝缘膜31，可以露出保护二级管区域B中的N型扩散层9。
另外，第六实施方式中，通过在图16(b)中采用高密度等离子CVD法，与采用了低压CVD法的情况相比，能够更可靠地进行绝缘膜33向成为高纵横尺寸比(aspect ratio)的区域的填埋。但是，在通过高密度等离子CVD法形成了绝缘膜的情况下，成膜之后的绝缘膜形状不会如低压CVD法的情况那样，成为反映了基底膜形状的形状。即，在栅电极加工用绝缘膜32上形成的绝缘膜33的膜厚，比在存储单元彼此之间以及保护二级管区域B中的P型阱1上形成的绝缘膜33的膜厚小。
因此，如第一实施方式的图4(c)的工序所示，如果通过蚀刻除去在保护二级管区域B形成的绝缘膜33，且使存储单元阵列区域A中的第一导电层12露出，则将导致在存储单元彼此之间形成的绝缘膜33也会被同时除去。
鉴于此，在第六实施方式中，如图16(c)所示，采用CMP法除去了第一导电层12上的绝缘膜33。然后，如图16(d)所示，通过利用了第二抗蚀层图案34的蚀刻，可以在残留存储单元阵列区域A中的存储单元彼此之间的绝缘膜33的同时，可靠地除去保护二级管区域B中的绝缘膜33。
如以上所说明那样，根据第六实施方式所涉及的半导体存储装置的制造方法，如图14所示，由于构成字线的第二导电层13与构成保护二级管元件的P型扩散层9直接连接，所以，在堆积了字线形成用的第二导电层13之后的工序中，保护二级管元件将发挥功能。因此，在堆积了第二导电层13之后，可以抑制向ONO膜50的应力。并且，不仅能够缩小存储单元彼此之间的间隔，而且还可以缩小保护二级管区域B的尺寸。
另外，在第六实施方式中，保护二级管区域B的构成也可以采用与第二～第五各实施方式的任意一个同样的构成。这一点在下面的第七实施方式以及第八实施方式中也是同样的。
(第七实施方式)下面，参照附图对本发明的第七实施方式进行说明。
图20表示本发明的第七实施方式所涉及的具有悬浮栅电极型存储单元的半导体存储装置的截面构成。在图20中，对与图1所示的构成部件相同的构成部件赋予同一符号并省略其说明。
在所述第一～第六各实施方式中，作为存储单元都对于构成栅极绝缘膜50的电荷蓄积层4采用了硅氮化膜的MONOS型进行了说明。但是，本发明不限定于MONOS型存储单元，也可以应用于电荷蓄积层采用了例如多晶硅的悬浮栅电极型存储单元。鉴于此，在第七实施方式中，对采用了悬浮栅电极型存储单元的半导体存储装置及其制造方法进行说明。
如图20所示，在存储单元阵列区域A中，悬浮栅电极型存储单元在P型阱1与第一导电层12之间形成有作为沟道(tunnel)绝缘膜的沟道氧化膜36，而且，在第一导电层12与第二导电层13之间形成有耦合电容绝缘膜37。由此，第一导电层12经由耦合电容绝缘膜37与第二导电层13电容耦合，结果，第一导电层12作为浮动栅电极而发挥功能。
另外，与第一～第六实施方式同样，在保护二级管区域B中，由形成于P型阱1的上部的N型扩散层9和P型阱1构成了保护二级管元件。这里，在存储单元阵列区域A中，形成有由将沿着存储单元阵列的行方向排列的多个存储单元的栅电极公共连接的第二导电层13构成的字线。成为字线的第二导电层13延伸至保护二级管区域B，与在保护二级管区域B中的P型阱1的上部形成的N型扩散层9直接连接。
根据第七实施方式，与第一～第六实施方式同样，可抑制在制造工序中向栅极绝缘膜(沟道氧化膜36)的应力。
下面，参照附图对如上构成的半导体存储装置的制造方法进行说明。
首先，如图21(a)所示，在P型阱(或者P型半导体基板)1的上部选择性地形成具有STI构造的元件分离绝缘膜2。
接着，如图21(b)所示，通过例如热氧化法或CVD法，在P型阱1之上遍布包括元件分离绝缘膜2的整个面，形成由氧化硅构成的沟道氧化膜36。然后，在所形成的沟道氧化膜36之上，通过CVD法形成由多晶硅构成的第一导电层12。
接着，如图21(c)所示，使用通过光刻法形成的第一抗蚀层图案42，并通过干蚀刻，对在存储单元阵列区域A形成的第一导电层12沿列方向且以长方形进行图案形成，并且，除去在保护二级管区域B形成的第一导电层12的至少一部分。
然后，如图22(a)所示，在除去了第一抗蚀层图案42之后，将第一导电层12作为掩模，向P型阱1注入砷(As)等的N型杂质，在存储单元阵列区域A中形成N型的源极漏极区域6，在保护二级管区域B中形成构成保护二级管元件的N型扩散层9。
接着，如图22(b)所示，通过例如低压CVD法，按照覆盖以长方形图案形成的第一导电层12的方式，在沟道氧化膜36之上形成由氧化硅构成的绝缘膜21。
然后，如图22(c)所示，对所形成的绝缘膜21进行基于干蚀刻的深腐蚀，在存储单元阵列区域A中从绝缘膜21使第一导电层12露出，并且，在保护二级管区域B中露出N型扩散层9。
接着，如图23(a)所示，通过CVD法，在包括露出的第一导电层12以及N型扩散层9的P型阱1，即晶片的整个面，形成具有ONO膜构造的耦合电容绝缘膜37。
然后，如图23(b)所示，通过光刻法，形成具有露出保护二级管区域B的耦合电容绝缘膜37的开口图案的第二抗蚀膜图案43，将所形成的第二抗蚀层图案43作为掩模，通过干蚀刻，从保护二级管区域B除去耦合电容绝缘膜37。由此，使得保护二级管区域B的N型扩散层9露出。
接着，如图23(c)所示，在除去了第二抗蚀层图案43之后，通过CVD法，在包括耦合电容绝缘膜37以及露出的N型扩散层9的P型阱1之上，即晶片上的整个面，形成由多晶硅构成的第二导电层13。然后，通过光刻法，在第二导电层13之上形成具有沿着行方向延伸的多个开口图案的第三抗蚀层图案(未图示)，将所形成的第三抗蚀层图案作为掩模，按照沿行方向排列的多个第一导电层12之间成为同一电位的方式，对第二导电层13、耦合电容绝缘膜37以及第一导电层12进行干蚀刻，形成字线。此时，在字线的端部，按照维持第二导电层13与从保护二级管区域B露出的N型扩散层9直接连接的状态，图案形成第二导电层13、耦合电容绝缘膜37、第一导电层12以及绝缘膜21。
如以上所说明那样，根据第七实施方式所涉及的半导体存储装置的制造方法，如图20所示，在悬浮栅电极型存储单元中，在堆积了字线形成用的第二导电层13之后的工序中，保护二级管元件也会发挥功能。因此，在堆积了第二导电层13之后，能够抑制向沟道氧化膜36以及耦合电容绝缘膜37的应力。
(第八实施方式)下面，参照附图对本发明的第八实施方式进行说明。
图24表示本发明的第八实施方式所涉及的具有悬浮栅电极型存储单元的半导体存储装置的截面构成。在图24中，对与图1和图20所示的构成部件相同的构成部件赋予同一符号并省略其说明。
第八实施方式与第七实施方式同样具有悬浮栅电极型存储单元，并且，还对于能够比第七实施方式所涉及的半导体存储装置更能够微细化的半导体存储装置及其制造方法进行了说明。
第八实施方式所涉及的半导体存储装置与第七实施方式同样，在存储单元阵列区域A中具有悬浮栅电极型存储单元。悬浮栅电极型存储单元在P型阱1之上具有由沟道氧化膜36、第一导电层12、耦合电容绝缘膜37以及第二导电层13构成的层叠构造。第一导电层12与第二导电层13经由电容耦合绝缘膜37而电容耦合，作为浮动栅电极而发挥功能。
而且，为了能够实现微细化，与第六实施方式同样，仅在存储单元阵列区域A中形成有源极漏极扩散层上绝缘膜(绝缘膜)33，而在保护二级管区域B中未形成有绝缘膜33。
在保护二级管区域B中，由形成在P型阱1的上部的N型扩散层9和P型阱1构成了保护二级管元件。这里，在存储单元阵列区域A中，形成有由将沿着存储单元阵列的行方向排列的多个存储单元的栅电极公共连接的第二导电层13构成的字线。成为字线的第二导电层13延伸至保护二级管区域B，与保护二级管区域B中的形成在P型阱1的上部的N型扩散层9直接连接。
根据第八实施方式，与第一～第七实施方式同样，可抑制在制造工序中向栅极绝缘膜(沟道氧化膜36)的应力。而且，由于通过图24所示的构造与第六实施方式同样，在保护二级管区域B中未形成侧壁状的绝缘膜，所以，可以缩小保护二级管区域B的尺寸，因此，能够实现半导体存储装置的微细化。
下面，参照附图对如上所述而构成的半导体存储装置的制造方法进行说明。
首先如图25(a)所示，在P型阱1(或者P型半导体基板)的上部，选择性地形成具有STI构造的元件分离绝缘膜2。
接着，如图25(b)所示，通过例如热氧化法或CVD法，在P型阱1之上遍布包括元件分离绝缘膜2的整个面，形成由氧化硅构成的沟道氧化膜36。然后，在所形成的沟道氧化膜36之上，通过CVD法依次形成由多晶硅构成的第一导电层12以及由氮化硅构成的栅电极加工用绝缘膜32。
接着，如图25(c)所示，通过光刻法以及蚀刻法，在存储单元阵列区域A中，沿列方向且以长方形图案形成栅电极加工用绝缘膜32，并且，在保护二级管区域B中，除去栅电极加工用绝缘膜32中的P型阱1的上侧部分。然后，将图案形成的栅电极加工用绝缘膜32作为掩模，通过干蚀刻，图案形成第一导电层12。
接着，如图26(a)所示，将栅电极加工用绝缘膜32作为掩模，向P型阱1注入砷(As)等N型杂质，在存储单元阵列区域A中形成N型的源极漏极区域6，在保护二级管区域B中形成构成保护二级管元件的N型扩散层9。
然后，如图26(b)所示，通过例如高密度等离子CVD法，在P型阱1的整个面按照覆盖栅电极加工用绝缘膜32的方式形成由氧化硅构成的源极漏极扩散层上绝缘膜(绝缘膜)33。
接着，如图26(c)所示，通过化学机械研磨(CMP)法，对绝缘膜33进行研磨直至栅电极加工用绝缘膜32露出为止，然后，通过采用了热磷酸等的湿蚀刻除去栅电极加工用绝缘膜32。
接着，如图26(d)所示，通过CVD法，在包括露出的第一导电层12以及绝缘膜33的P型阱1，即晶片的整个面，形成具有ONO膜构造的耦合电容绝缘膜37。
接着，如图27(a)所示，通过光刻法，在保护二级管区域B中的N型扩散层9的上侧部分形成具有开口部分的第一抗蚀层图案34。然后，将所形成的第一抗蚀层图案34作为掩模，通过对保护二级管区域B中的耦合电容绝缘膜37、绝缘膜33以及沟道氧化膜36进行干蚀刻，从保护二级管区域B露出N型扩散层9。
然后，如图27(b)所示，在除去了第一抗蚀层图案34之后，通过CVD法，在包括露出的N型扩散层9的P型阱1之上，即晶片上的整个面，堆积由多晶硅构成的第二导电层13。由此，在保护二级管区域B中，第二导电层13与N型扩散层9直接连接。
接着，如图27(c)所示，在第二导电层13之上，形成具有沿行方向延伸的多个开口图案的第二抗蚀层图案35。然后，将所形成的第二抗蚀层图案35作为掩模，按照与行方向排列的多个第一导电层12之间成为同一电位的方式，对第二导电层13、耦合电容绝缘膜37以及第一导电层12进行干蚀刻，形成字线。此时，在字线的端部处，按照维持第二导电层13与从保护二级管区域B露出的N型扩散层9直接连接的状态，图案形成第二导电层13、耦合电容绝缘膜37、第一导电层12以及绝缘膜33。
如以上所说明那样，根据第八实施方式所涉及的半导体存储装置的制造方法，如图24所示，在悬浮栅电极型存储单元中，由于构成字线的第二导电层13与构成保护二级管元件的P型扩散层9直接连接，所以，在堆积了字线形成用的第二导电层13之后的工序中，保护二级管元件也会发挥功能。因此，在堆积了第二导电层13之后，能够抑制向沟道氧化膜36以及耦合电容绝缘膜37的应力。并且，与第六实施方式同样，不仅可缩小存储单元彼此之间的间隔，而且能够缩小保护二级管区域B的尺寸。
(第九实施方式)下面，参照附图对本发明的第九实施方式进行说明。
在第九实施方式中，说明第三～第五以及第七各实施方式中所说明的半导体存储装置，对存储单元的写入动作、擦除动作以及读出动作时的驱动方法。特别在本发明所涉及的保护二级管区域形成了保护二级管元件的情况下，由于存在多个PN结，所以，需要恰当地施加各节点的电位，以使各PN结的节点不会成为不稳定的电位。
图28表示在第五实施方式所示的半导体存储装置中，使存储单元动作时所必要的端子构成。VG是与构成字线以及栅电极的第二导电层13连接的栅极端子，控制与各存储单元连接的字线的电位。VW1是与形成在保护二级管区域B中的P型阱1以及N型阱1的上部，且跨过接合部的P型扩散层16连接的第一阱端子，控制P型阱1的电位。VW2是与保护二级管区域B中的P型扩散层40以及N型扩散层41连接的第二阱端子，控制深的N型阱17、N型阱15以及P型半导体基板22的电位。
图29表示在第三实施方式所示的半导体存储装置中，使存储单元动作时所必要的端子构成。VG与图28同样，是与第二导电层13连接的栅极端子，控制各存储单元的字线电位。VW1是与保护二级管区域B的P型扩散层16连接的第一阱端子，控制P型阱1的电位。VW2是与保护二级管区域B的N型扩散层18连接的第二阱端子，控制深的N型阱17、N型阱15以及P型半导体基板22的电位。
图30表示在第四实施方式所示的半导体存储装置中，使存储单元动作时所必要的端子构成。VG与图28同样，是与第二导电层13连接的栅极端子，控制存储单元的字线电位。VW1是经由第一硅化物区域19A与保护二级管区域B的P型扩散层16连接的第一阱端子，控制P型阱1的电位。VW2是经由第二硅化物区域19B与保护二级管区域B的N型阱15和P型半导体基板22连接的第二阱端子，控制深的N型阱17、N型阱15以及P型半导体基板22的电位。
这样，在图28、图29以及图30的任意一个附图中，栅极端子VG是控制存储单元的字线电位的端子，第一阱端子VW1是控制P型阱1的电位的端子，第二阱端子VW2是控制深的N型阱17、N型阱15以及P型半导体基板22的电位的端子。
图31示意地表示了本发明所涉及的半导体存储装置中的存储单元阵列区域A和保护二级管区域B。这里，第一阱端子VW1和第二阱端子VW2分别与图28、图29以及图30对应，其它的符号也与图28、图29或图30对应。而且，图28、图29以及图30所示的栅极端子VG在图31中，对应于和各字线连接的第一栅极端子VG1、第二栅极端子VG2以及第三栅极端子VG3。并且，位线端子VBL1～VBL4是与各源极漏极扩散层6连接的端子。
表示写入动作、擦除动作以及读出动作时的各端子的偏置电压(bias)条件。都对图31所示的选择单元C进行写入动作以及读出动作。对与被选择的源极漏极扩散层连接的所有存储单元进行擦除动作。
另外，这里表示了假设MONOS型存储单元的动作，写入动作利用CHE(Channel Hot Electron)将电子注入电荷蓄积层4，擦除动作利用BTBT(Band To Band Tunneling)电流将空穴注入电荷蓄积层4。
(写入动作)首先，对写入动作进行说明。
由于写入动作必须对规定的一位，即一个存储单元进行，所以，仅对与选择单元C连接的字线施加正的高电压。这里，向与选择字线连接的第二栅极端子VG2施加9V电压。与非选择字线连接的第一栅极端子VG1以及第二栅极端子VG3处于接地状态(0V)。通过第一阱端子VW1和第二阱端子VW2处于接地状态，使得保护二级管区域B中的P型阱1、深的N型阱17、N型阱15以及P型半导体基板成为0V电位。此时，保护二级管区域B中的N型扩散层9和P型阱1之间的PN结，处于被反方向施加第二栅极端子VG2与第一阱端子VW1的电位差的状态。但是，由于N型扩散层9与P型阱1之间的PN结的耐压被设定为10V左右，所以，如果第二栅极端子VG2与第一阱端子VW1的电压差为9V，则该PN结不会被钳位，P型阱1总是处于保持0V的状态。
假设第一阱端子VW1不处于接地状态而处于释放(開放)状态，则由于保护二级管区域B的P型阱1成为不稳定电位，存在着选择字线的电位上升具有延迟的可能性，所以，还会招致写入速度的降低。另外，如果将第一阱端子VW1固定为正电位，则由于与第二阱端子VW2变成正方向电压，所以，保护二级管区域B的各阱电位变得不稳定，因此不优选。与之相反，如果将第一阱端子VW1固定为负电压，则由于增大了与字线的电位差，所以，必须将保护二级管区域B中的N型扩散层9和P型阱1之间的PN结的耐压设定得高。但是，这样会使得制造中字线所受到的带电而引起的电压增高，将助长电荷向电荷蓄积层4的注入与向栅极绝缘膜的应力。因此，需要第一阱端子VW1不处于释放状态，而与第二阱端子VW2处于同一电位的接地状态。
(擦除动作)接着，对擦除动作进行说明。
擦除动作需要同时擦除多个位。在本实施方式中，按照与一个源极漏极扩散层6连接的所有存储单元都被擦除的方式，对所有字线施加绝对值大的负电压。这里，对所有字线的栅极端子VG1～VG3施加-5V。对第一阱端子VW1施加与各栅极端子VG1～VG3相同的-5V。第二阱端子VW2处于接地状态，将保护二级管区域B中的深的N型阱17、N型阱15以及P型半导体基板22设为0V。此时，保护二级管区域B中的P型阱1与N型阱15的电位差，相对于保护二级管区域中的P型扩散层16和N型阱15之间的PN结成为反方向电压，且耐压被设定为大于该电位差以上，因此，字线的负电位不会进一步降低。
假设在没有将第一阱端子VW1设定为与字线相同的-5V的情况下，由于基于保护二级管区域B的P型阱1成为不稳定的电位，选择字线的电位上升存在着延迟的可能性，所以，擦除速度也将下降。因此，第一阱端子VW1需要与字线成为同一电位。
(读出动作)下面，对读出动作进行说明。
由于读出动作需要对规定的一位，即一个存储单元进行，所以，仅对与选择单元C连接的字线施加正电压。这里，对与选择字线连接的第二栅极端子VG2施加4V电压。与非选择字线连接的第一栅极端子VG1和第三栅极端子VG3设为接地状态(0V)。而且，第一阱端子VW1和第二阱端子VW2与写入动作时同样地处于接地状态，并将保护二级管区域B中的P型阱1、深的N型阱17、N型阱15以及P型半导体基板22设为0V。此时，保护二级管区域B中的N型扩散层9与P型阱1之间的PN结，处于被反方向施加第二栅极端子VG2与第一阱端子VE1的电位差的状态。但是，如果在所述写入动作时按照PN结不被钳位的方式进行设定，则由于读出动作是其以下的电位差，所以不会产生问题。
假设在第一阱端子VW1不处于接地状态而处于释放状态的情况下，与写入动作时同样，由于保护二级管区域B中的P型阱1成为不稳定的电位，所以，选择字线的电位上升存在着延迟的可能性，由此也会招致写入速度的降低。因此，需要第一阱端子VW1不处于释放状态，而需要施加规定的电位。
另外，在第九实施方式中对MONOS型存储单元进行了说明，但是，在采用第七实施方式或第八实施方式所示的悬浮栅电极型存储单元的情况下，由于在写入动作等的各动作中，向字线施加电压的极性与MONOS型存储单元相同，所以，只要对第一阱端子VW1和第二阱端子VW2施加的电位与第九实施方式等同即可。此时，写入动作通过CHE(Channel HotElectron)将电子注入电荷蓄积层而进行，擦除动作通过F-N(Fowler-Nordheim)电流从电荷蓄积层擦除电子而进行。
如上所述，根据第九实施方式所涉及的半导体存储装置的驱动方法，由于可以稳定保持各节点的电位，所以，能够稳定地进行对存储单元的写入动作、擦除动作以及读出动作。
另外，在上述第一～九各实施方式中，举例说明了MONOS型非易失性半导体存储装置或悬浮栅电极型非易失性半导体存储装置，但是，本发明不限定于此。
(工业上的可利用性)本发明所涉及的半导体存储装置及其制造方法，在从含有高熔点金属的接触件的形成工序到堆积成为布线层的导电膜为止的期间中，能够保护存储单元不受因栅电极的带电而引起的高电压施加的影响，特别可用于EEPROM等的非易失性半导体存储装置等。
权利要求
1.一种半导体存储装置，包括形成于第一导电型半导体区域，且以行列状配置有多个存储单元的存储单元阵列区域；将所述多个存储单元中排列于同一行的存储单元彼此共同连接的多根字线；和与所述存储单元阵列区域分离而形成在所述半导体区域的保护二级管区域，在所述保护二级管区域中构成有保护二级管元件，该保护二级管元件由在所述半导体区域的上部形成的第二导电型的第一扩散层和所述半导体区域接合而构成，所述各字线通过延伸至所述保护二级管区域并与所述第二导电型的第一扩散层直接连接，而与所述保护二级管元件电连接。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述保护二级管区域具有由所述半导体区域构成的第一导电型阱、相对该第一导电型阱与所述存储单元阵列区域的相反侧邻接而形成的第二导电型的第一阱、形成在所述第一导电型阱和所述第二导电型的第一阱的上部且跨过接合部的第一导电型的第一扩散层，所述保护二级管元件由所述第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层以及第二导电型的第一阱构成。
3.根据权利要求2所述的半导体存储装置，其特征在于，所述第一导电型阱和第二导电型的第一阱形成于第一导电型半导体基板，所述保护二级管区域具有第二导电型的第二阱，其内包括所述第一导电型阱和第二导电型的第一阱，且接合面比所述第一导电型阱以及第二导电型的第一阱深；和第二导电型的第二扩散层，其形成于所述第二导电型的第一阱和所述半导体基板的上部，且跨过接合部；所述保护二级管元件由所述第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层、第二导电型的第一阱、第二导电型的第二阱以及第二导电型的第二扩散层构成。
4.根据权利要求2所述的半导体存储装置，其特征在于，所述第一导电型阱和第二导电型的第一阱形成于第一导电型半导体基板，所述保护二级管区域具有第二导电型的第二阱，其内包括所述第一导电型阱和第二导电型的第一阱，且接合面比所述第一导电型阱以及第二导电型的第一阱深；第一硅化物区域，其由在所述第一导电型的第一扩散层的上部形成的金属构成；和第二硅化物区域，其由形成在所述第二导电型的第一阱和所述半导体基板的上部且跨过接合部的金属构成；所述保护二级管元件由所述第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层、第一硅化物区域、第二导电型的第一阱、第二导电型的第二阱以及第二硅化物区域构成。
5.根据权利要求2所述的半导体存储装置，其特征在于，所述第一导电型阱和第二导电型的第一阱形成于第一导电型半导体基板，所述保护二级管区域具有第二导电型的第二阱，其内包括所述第一导电型阱和第二导电型的第一阱，且接合面比所述第一导电型阱以及第二导电型的第一阱深；第二导电型的第二扩散层，其形成于所述第二导电型的第一阱中的与所述第一导电型的第一扩散层相反一侧的上部；和第一导电型的第二扩散层，其与所述半导体基板的上部的所述第二导电型的第二扩散层邻接而形成；所述保护二级管元件由所述第二导电型的第一扩散层、第一导电型阱、第一导电型的第一扩散层、第二导电型的第一阱、第二导电型的第二阱、第二导电型的第二扩散层以及第一导电型的第二扩散层构成。
6.根据权利要求3所述的半导体存储装置，其特征在于，在所述第一导电型的第一扩散层的上部形成由金属构成的第一硅化物区域，在所述第二导电型的第二扩散层的上部形成由金属构成的第二硅化物区域。
7.根据权利要求5所述的半导体存储装置，其特征在于，在所述第一导电型的第一扩散层的上部形成由金属构成的第一硅化物区域，按照跨过所述第二导电型的第二扩散层的上部以及所述第一导电型的第二扩散层的上部的方式，形成由金属构成的第二硅化物区域。
8.根据权利要求1所述的半导体存储装置，其特征在于，在所述存储单元阵列区域中相互邻接的所述存储单元彼此之间形成有绝缘膜，在所述保护二级管区域中的所述第二导电型的第一扩散层之上没有形成所述绝缘膜。
9.根据权利要求1～8中任意一项所述的半导体存储装置，其特征在于，所述各字线由分别形成于所述多个存储单元的第一导电层、和将所述多个第一导电层中排列于同一行的第一导电层彼此公共连接的第二导电层构成。
10.根据权利要求9所述的半导体存储装置，其特征在于，所述各存储单元形成在所述第一半导体区域和所述各第一导电层之间，是具有在氧化膜之间夹持氮化膜而构成的层叠绝缘膜的MONOS型存储单元。
11.根据权利要求1～8中任意一项所述的半导体存储装置，其特征在于，所述各字线由分别形成于所述多个存储单元的第一导电层、和经由绝缘膜将所述多个第一导电层中排列于同一行的第一导电层彼此电容耦合的第二导电层构成。
12.根据权利要求11所述的半导体存储装置，其特征在于，所述各存储单元是具有在所述第一半导体区域和所述各第一导电层之间形成的沟道绝缘膜的悬浮栅电极型存储单元。
13.一种半导体存储装置的制造方法，该半导体存储装置在第一导电型半导体区域之上，将行列状配置有多个存储单元的存储单元阵列区域和保护二级管区域分离而形成，所述半导体存储装置的制造方法包括工序(a)，在所述半导体区域选择性地形成元件分离绝缘膜；工序(b)，在包括所述元件分离绝缘膜的所述半导体区域之上，依次形成由第一硅氧化膜、硅氮化膜以及第二硅氧化膜构成的ONO膜、和第一导电层；工序(c)，在所述存储单元阵列区域中，将所述第一导电层以及ONO膜图案形成为沿列方向延伸的长方形，并且，在所述保护二级管区域中，按照除去所述第一导电层的方式进行图案形成；工序(d)，在所述工序(c)之后，将图案形成的所述第一导电层作为掩模，在所述半导体区域的所述存储单元阵列区域中，形成由第二导电型扩散层构成的所述存储单元的源极漏极区域，并且，在所述半导体区域的所述保护二级管区域中，形成构成保护二级管元件的第二导电型扩散层；工序(e)，在所述工序(d)之后，在包括图案形成后的所述第一导电层的所述半导体区域之上形成绝缘膜，然后在所述存储单元阵列区域中，使图案形成的所述第一导电层的上面露出；工序(f)，在所述工序(d)之后，在所述保护二级管区域中，露出所述第二导电型扩散层的至少一部分；工序(g)，在所述工序(f)之后，在所述半导体区域中的所述存储单元阵列区域以及保护二级管区域之上形成第二导电层；以及工序(h)，在所述工序(g)之后，在所述存储单元阵列区域中，通过沿行方向图案形成所述第二导电层以及第一导电层，形成多个所述存储单元和多根字线，并且，在所述保护二级管区域中，将所述保护二级管元件的第二导电型扩散层与所述字线的端部直接连接，其中所述多个存储单元分别包括所述第一导电层且配置成行列状，所述多根字线由所述第二导电层构成且将排列于同一行的多个所述存储单元公共连接。
14.根据权利要求13所述的半导体存储装置的制造方法，其特征在于，所述工序(e)和工序(f)是通过对所形成的所述绝缘膜进行蚀刻，在所述存储单元阵列区域中，露出所述各第一导电层的上面且填埋相互邻接的所述第一导电层以及ONO膜之间，并且，在所述保护二级管区域中，露出所述第二导电型扩散层的至少一部分的工序。
15.根据权利要求13所述的半导体存储装置的制造方法，其特征在于，所述工序(e)是通过对所形成的所述绝缘膜基于化学机械研磨法进行研磨，在所述存储单元阵列区域中，露出所述各第一导电层的上面的工序；所述工序(f)是在所述保护二级管区域中，通过对所述绝缘膜进行蚀刻，露出所述第二导电型扩散层的至少一部分的工序。
16.根据权利要求13～15中任意一项所述的半导体存储装置的制造方法，其特征在于，在所述工序(c)中，按照进一步除去所述保护二级管区域中的所述ONO膜的方式进行图案形成。
17.根据权利要求13～15中任意一项所述的半导体存储装置的制造方法，其特征在于，所述工序(b)包括选择性地除去所述保护二级管区域中的所述ONO膜的工序；和在除去了所述ONO膜的所述保护二级管区域选择性地形成第三硅氧化膜的工序。
18.一种半导体存储装置的制造方法，该半导体存储装置在第一导电型半导体区域之上，将以行列状配置有多个存储单元的存储单元阵列区域和保护二级管区域分离而形成，该半导体存储装置的制造方法包括工序(a)，在所述半导体区域选择性地形成元件分离绝缘膜；工序(b)，在包括所述元件分离绝缘膜的所述半导体区域之上，依次形成沟道绝缘膜以及第一导电层；工序(c)，在所述存储单元阵列区域中，将所述第一导电层图案形成为沿列方向的长方形，并且在所述保护二级管区域中，按照除去所述第一导电层的方式进行图案形成；工序(d)，在所述工序(c)之后，将图案形成后的所述第一导电层作为掩模，在所述半导体区域的所述存储单元阵列区域中，形成由第二导电型扩散层构成的所述存储单元的源极漏极区域，并且，在所述半导体区域的所述保护二级管区域中，形成构成保护二级管元件的第二导电型扩散层；工序(e)，在所述工序(d)之后，在包括图案形成后的所述第一导电层的所述半导体区域之上形成绝缘膜，然后，在所述存储单元阵列区域中露出图案形成后的所述第一导电层的上面；工序(f)，在所述工序(d)之后，在所述保护二级管区域中，露出所述第二导电型扩散层的至少一部分；工序(g)，在所述存储单元阵列区域中，在上面露出了的所述第一导电层之上选择性地形成耦合电容绝缘膜；工序(h)，在所述工序(g)之后，在所述半导体区域中的所述存储单元阵列区域以及保护二级管区域之上形成第二导电层；以及工序(i)，在所述工序(h)之后，在所述存储单元阵列区域中，通过沿行方向图案形成所述第二导电层、耦合电容绝缘膜以及第一导电层，形成多个所述存储单元和多根字线，并且，在所述保护二级管区域中，将所述保护二级管元件的第二导电型扩散层与所述字线的端部直接连接，其中所述多个存储单元分别包括所述第一导电层以及耦合电容绝缘膜且配置成行列状，所述多根字线由所述第二导电层构成且将排列于同一行的多个所述存储单元公共连接。
19.根据权利要求18所述的半导体存储装置的制造方法，其特征在于，所述工序(e)和工序(f)是通过对所形成的所述绝缘膜进行蚀刻，在所述存储单元阵列区域中，露出所述各第一导电层的上面且填埋相互邻接的所述第一导电层之间，并且，在所述保护二级管区域中，露出所述第二导电型扩散层的至少一部分的工序。
20.根据权利要求18所述的半导体存储装置的制造方法，其特征在于，所述工序(e)是通过对所形成的所述绝缘膜基于化学机械研磨法进行研磨，在所述存储单元阵列区域中，露出所述各第一导电层的上面的工序；所述工序(f)和(g)是在所述保护二级管区域中，通过对所述耦合电容绝缘膜以及绝缘膜进行蚀刻，露出所述第二导电型扩散层的至少一部分的工序。
21.一种半导体存储装置的驱动方法，是权利要求5或7所述的半导体存储装置的驱动方法，包括将第一端子与所述字线连接，将第二端子与所述第一导电型的第一扩散层连接，将第三端子与所述第二导电型的第二扩散层以及第一导电型的第二扩散层连接的步骤；和在对所述第一端子施加正的偏置电压时，使所述第二端子和第三端子处于接地状态的步骤。
22.根据权利要求21所述的半导体存储装置的驱动方法，其特征在于，还具备通过对所述第一端子施加正的偏置电压，对所选择的存储单元进行写入动作或读出动作的步骤。
23.一种半导体存储装置的驱动方法，是权利要求5或7所述的半导体存储装置的驱动方法，包括将第一端子与所述字线连接，将第二端子与所述第一导电型的第一扩散层连接，将第三端子与所述第二导电型的第二扩散层以及第一导电型的第二扩散层连接的步骤；和在对所述第一端子施加负的偏置电压时，对所述第二端子施加与所述第一端子相同的电压，且使所述第三端子处于接地状态的步骤。
24.根据权利要求23所述的半导体存储装置的驱动方法，其特征在于，还包括通过对所述第一端子施加负的偏置电压，对所选择的存储单元进行擦除动作的步骤。
25.一种半导体存储装置的驱动方法，是权利要求3所述的半导体存储装置的驱动方法，包括将第一端子与所述字线连接，将第二端子与所述第一导电型的第一扩散层连接，将第三端子与所述第二导电型的第二扩散层连接的步骤；通过对所述第一端子施加正的偏置电压，对所选择的存储单元进行写入动作或读出动作的步骤；和通过对所述第一端子施加负的偏置电压，对所选择的存储单元进行擦除动作的步骤。
26.一种半导体存储装置的驱动方法，是权利要求4所述的半导体存储装置的驱动方法，包括将第一端子与所述字线连接，将第二端子与所述第一硅化物区域连接，将第三端子与所述第二硅化物区域连接的步骤；通过对所述第一端子施加正的偏置电压，对所选择的存储单元进行写入动作或读出动作的步骤；和通过对所述第一端子施加负的偏置电压，对所选择的存储单元进行擦除动作的步骤。
全文摘要
一种半导体存储装置，具有形成于P型阱(1)，且以行列状配置有多个存储单元的存储单元阵列区域(A)；将多个存储单元中排列于同一行的存储单元彼此公共连接的多根字线(13)；和在P型阱(1)与存储单元阵列区域(A)分离形成的保护二极管区域(B)。在保护二极管区域(B)中构成有保护二极管元件，该保护二极管元件由在P型阱(1)的上部形成的N型扩散层(9)和P型阱(1)接合构成，各字线(13)通过延伸至保护二极管区域(B)与N型扩散层(9)直接连接，而与保护二极管元件电连接。因此，在堆积了字线形成用的导电层之后的工序中，也可以保护存储单元不受因字线的带电而引起的高电压的施加的影响。
文档编号H01L21/768GK1983602SQ20061016696
公开日2007年6月20日 申请日期2006年12月13日 优先权日2005年12月13日
发明者守山善也, 原田裕二, 高桥桂太 申请人:松下电器产业株式会社