最小化n型掺杂物扩散的经沉积半导体结构和制造方法

专利名称：最小化n型掺杂物扩散的经沉积半导体结构和制造方法
技术领域：
本发明涉及一种用以最小化n型掺杂物的表面活性剂行为的经沉积垂直半导体层堆 叠，和制造所述层堆叠的方法。
背景技术：
在硅的沉积期间，例如磷和砷的n型掺杂物倾向于去往在沉积硅层时经由硅层而升 高的表面。如果需要紧接在重度掺杂n型层上方沉积具有极少n型掺杂物或无n型掺杂 物的层(例如，未掺杂或p掺杂层)，则n型掺杂物原子朝向表面扩散的此趋势将非所 要的掺杂物引入未掺杂或p掺杂层中。此非所要的n型掺杂物可不利地影响装置行为。因此，需要限制n型掺杂物在经沉积硅和硅合金中的扩散。发明内容本发明由以下权利要求书界定，且此部分不应视为对那些权利要求书的限制。 一般 来说，本发明针对于用以限制n型掺杂物在经沉积半导体层堆叠中扩散的结构和方法。本发明的第一方面提供一种包含层堆叠的半导体装置，所述层堆叠包含在衬底上沉积的重度n掺杂半导体材料的第一层，所述第一层至少约50埃厚；未重度n掺杂的 半导体材料的第二层，其中所述第二层的半导体材料为至少10原子％锗的硅锗合金， 所述第二层至少约100埃厚，其中第二层在第一层上方且与其接触；和在第二层上且与 其接触的未重度n掺杂的经沉积半导体材料的第三层，其中所述第三层的半导体材料为 硅或少于10原子％锗的硅锗合金，其中第一、第二和第三层驻留在半导体装置中。本发明的另一方面提供一种形成在衬底上方的非易失性存储器单元，所述存储器单 元包含位于所述衬底上方的底部导体的一部分；位于所述底部导体上方的顶部导体的 一部分；和垂直安置在所述底部导体与所述顶部导体之间的二极管，所述二极管包含-i)重度n掺杂半导体材料的第一经沉积层；ii)未重度n掺杂的半导体材料的第二经沉 积层，其中所述第二层的半导体材料为至少10原子％锗的硅锗合金，第二层安置在第 一层上方且与其接触；和iii)未重度n掺杂的半导体材料的第三经沉积层，其中所述第 三层的半导体材料为硅或少于10原子％锗的硅锗合金，其中第三层位于第二层上方且 与其接触。本发明的优选实施例提供一种用于在衬底上方形成第一存储器层级的方法，所述方 法包含沉积重度n掺杂半导体材料的第一层；在第一层上方且与其接触地沉积轻度n 掺杂、p掺杂或未掺杂半导体材料的第二层，其中第二层的半导体材料为至少10原子％ 锗的硅锗合金，在第一层上方且与其接触地沉积轻度n掺杂、p掺杂或未掺杂半导体材 料的第三层，其中所述第三层的半导体材料为硅或少于10原子％锗的硅锗合金；和图 案化和蚀刻第一、第二和第三层以形成具有柱状物的形式的第一多个垂直定向的二极 管。相关实施例提供一种单片三维存储器阵列，其包含a)形成在衬底上方的第一存 储器层级，所述第一存储器层级包含i)多个大体上平行、大体上共面的底部导体；ii) 多个大体上平行、大体上共面的顶部导体；iii)多个半导体面结型二极管，每一二极管 垂直安置在所述底部导体的一者与所述顶部导体的一者之间，其中每一二极管包含重 度n掺杂半导体材料的第一层；轻度n掺杂、p掺杂或未掺杂硅锗合金的第二层，其中 所述第二层为至少10原子％锗，第二层在第一层上方；和轻度n掺杂、p掺杂或未掺杂 硅或硅锗合金的第三层，其中第三层为少于10原子％锗，第三层在第二层上方；和b) 单片形成在第一存储器层级上方的至少一第二存储器层级。本文所描述的本发明的方面和实施例中的每一者可单独使用或彼此组合使用。现在将参看附图描述优选方面和实施例。


图1为可从本发明的结构和方法的使用中受益的垂直定向二极管的透视图。 图2为展示经沉积硅层中深度处的磷浓度的图。 图3为展示经沉积硅锗层中深度处的磷浓度的图。 图4为根据本发明的方面的半导体层堆叠的横截面视图。图5a和5b为根据本发明的实施例而形成的垂直定向二极管的透视图。 图6为根据本发明的实施例而形成的存储器层级的透视图。图7a-7c为说明根据本发明的实施例而形成第一存储器层级中的阶段的横截面视图。图8a-8c为说明根据本发明的实施例在垂直定向二极管的形成期间硅厚度的损耗的 横截面视图。
具体实施方式
半导体装置经掺杂有p型和n型掺杂物以增强传导率。大多数半导体装置在掺杂物 分布中需要急剧过渡。举例来说，图l展示由多晶硅形成的垂直定向p-i-n二极管2(在 此论述中，多晶硅(polycrystalline silicon)将称为多晶硅(polysilicon))。 二极管形成 在底部导体12与顶部导体14之间。底部区域4经重度掺杂有例如磷或砷的n型掺杂物， 中间区域6为本征多晶硅，其未经有意掺杂，且顶部区域8经重度掺杂有例如硼或BF2 的p型掺杂物。(包括p-n二极管、齐纳二极管、可控硅整流器、双极晶体管等的许多其 它半导体装置包括具有不同掺杂特性的区域。图1的p-i-n二极管2呈现为实例)。这些 不同区域之间的掺杂特性中的差异必须经维持以供装置运作。可通过包括离子植入或扩散的若干方法从邻近掺杂物源将掺杂物引入半导体材料 (例如，硅)中。如果硅经沉积，则可通过使在沉积期间将提供掺杂物的气体流动而将 所述硅原位掺杂，使得掺杂物原子在沉积硅时并入硅中。例如磷和砷的大多数n型掺杂物展现表面活性剂行为，强烈偏好于定位在经沉积硅 的表面上而非埋入。参看图1,可通过使SiH4 (用以沉积硅的典型前驱气体)连同将提 供磷的PH3—起流动而形成重度掺杂n型区域4。为形成本征区域6，停止PH3的流动， 而SiH4继续流动。在无掺杂物的情况下沉积区域6的硅，而来自区域4的磷在沉积期间 扩散到区域6中。必须沉积显著厚度的硅以保证形成实际上不包括n型掺杂物的足够厚 度的区域6。从重度掺杂区域4到本征区域6的非所要的掺杂物扩散使得难以在这些区 域之间形成突变结，且可迫使二极管2的总高度大于所要的高度。n型掺杂物的表面活性剂行为在硅锗合金中比在硅中小，且随着合金的锗含量增加 而减小。在至少约10原子％锗，优选至少约20原子％锗的硅锗合金中，n型掺杂物在 原位沉积期间去往表面的趋势显著减小。图2为展示在以埃测量从标记为0埃的顶面到大约3500埃(其表示原位掺杂经沉 积层的沉积的底部或初始表面)的深度范围上硅中的磷浓度的图。在此硅层中，在3450埃到3250埃的深度的初始硅沉积期间使PH3流动。在此深度，停止PH3的流动，而继 续使SiH4流动，在重度n掺杂硅的顶部上标称地沉积未掺杂硅。然而，如图2中所展示， 在已沉积额外700埃的硅而未提供掺杂物之后，磷的浓度仍保持在约5><1017个原子/立 方厘米以上到约2650埃的深度。图3为展示经沉积硅锗中的磷浓度的图。在此层的沉积期间，PH3的流动在4050 埃的深度处开始，形成重度掺杂n型硅层，且在3900埃的深度处停止。在已沉积仅约 50埃的额外厚度的硅锗之后，磷的浓度在约3850埃的深度处降到约5><1017个原子/立方 厘米。因此，如果图1的二极管2由硅锗合金(例如Si.8Ge.2)形成，则掺杂物从n掺杂区 域4到本征区域6的扩散将显著减少，且可形成在这些区域之间的突变结。然而，锗具有比硅小的带隙，且增加本征区域6的锗含量促使二极管在反向偏压下 具有相对较高的漏电流。出于二极管的整流行为一一其在一个方向上比在相反方向上更 易于导通的趋势一一且相反方向上的漏电流通常是不合需要的，而使用二极管。简而言之，当二极管由硅形成时，本征区域6中非所要的n型掺杂物引起增加的反 向漏电流。可通过形成硅锗合金的二极管来减少归因于表面活性剂行为的此掺杂物扩 散，但此替代方案也不令人满意，因为此材料的较小带隙也导致较高的漏电流。在本发明中通过改变层堆叠内的锗含量来解决此问题。转到图4,在本发明中，在 经沉积的半导体层堆叠中，半导体材料的第一层20经重度掺杂有例如磷或砷的n型掺 杂物(例如具有至少约5><1019个掺杂物原子/立方厘米的掺杂物浓度)。可在沉积期间原 位掺杂层20或通过离子植入而掺杂。接下来紧接在第一层20上方沉积与其接触的至少 约10原子％锗，优选至少约20原子％锗的硅锗薄封盖层21。封盖层21具有极低浓度 的n型掺杂物。其未经掺杂或极轻度掺杂有ii型掺杂物，n型掺杂物浓度不多于约5xl017 个掺杂物原子/立方厘米。封盖层21可掺杂有p型掺杂物。封盖层21相对较薄，例如约 100和或200埃，优选不多于约300到约500埃厚。在封盖层上方并与其接触地沉积硅 或硅锗合金(其锗较少，例如少于10原子％锗，优选少于5原子％锗，优选没有锗) 的第二层22。第二层22未经掺杂或极轻度掺杂有n型掺杂物，n型掺杂物浓度不大于 约5xl0"个掺杂物原子/立方厘米。第二层22可掺杂有p型掺杂物。整个层堆叠(层20、 21和22)是经沉积的半导体材料。依据沉积条件，沉积的层堆叠可为非晶的或多晶的， 或部分层堆叠可为非晶的而其它部分为多晶的。硅锗封盖层21具有极低的n型掺杂物浓度，和锗含量，所述锗含量足够高以确保 极少来自重度掺杂层20的n型掺杂物迁移通过此层。因此，硅锗封盖层21的顶面(少锗的第二层22沉积在其上)将实际上不具有n型掺杂物原子，且在掺杂物分布中可实 现急剧过渡。在优选实施例中，层20为至少10原子％锗，优选至少20原子％锗的硅锗合金。 较高锗含量层20倾向于进一步减少表面活性剂行为。如果层20和21是相同的硅锗合 金，则层堆叠的制造可简化。然而，如果需要，则层20可为硅、少于10原子％锗的硅 锗合金，或某一其它半导体材料。转到图5a,在第一实施例中，通过使用本发明的方法，可形成低泄漏、垂直定向的 p-i-n 二极管。重度掺杂层4 (例如)通过原位掺杂或离子植入而重度掺杂有n型掺杂物。 重度掺杂层4优选为至少10原子％锗，优选至少20原子％锗的硅锗合金。重度掺杂层 4中某一锗含量是有利的，从而限制表面活性剂行为且提供与邻近导体的较佳电接触。 然而，在次优选实施例中，重度掺杂层4可为硅、少于10原子％锗的硅锗合金，或某 一其它半导体材料。封盖层5为至少10原子％，优选至少20原子％锗的硅锗合金，且 未掺杂或轻度掺杂有n型掺杂物，掺杂物浓度小于约5><1017个原子/立方厘米。本征层6 为硅或不多于10原子％锗，优选不多于5原子％锗，最优选大体上无锗的少锗硅锗合 金。重度掺杂p型半导体材料(优选为硅)的顶层8可(例如)通过离子植入而形成在 本征层6上方以完成二极管。在所完成的装置中，层4、 5、 6和8优选为多晶的。转到图5b，在另一实施例中，本发明的方法可用以形成具有急剧掺杂物过渡的垂直 定向p-n二极管。重度掺杂层4为半导体材料且(例如)通过原位掺杂或离子植入而重 度掺杂有n型掺杂物。如在图5a的二极管中，虽然在次优选实施例中此层可为某一其 它半导体材料，例如硅或少于10原子％锗的硅锗合金，但是此层优选为至少10原子％ 锗、优选至少20原子％锗的硅锗合金。封盖层5为至少10原子％锗、优选至少20原 子％锗的硅锗合金，且未掺杂或轻度掺杂有n型掺杂物，掺杂物浓度少于5><1017个原子 /立方厘米，或重度掺杂有p型掺杂物。在封盖层5上方形成重度掺杂p型硅或不多于约 10原子％锗、优选不多于约5原子％锗、最优选大体上无锗的贫锗硅锗合金的顶层8以 完成二极管。在所完成的装置中，层4、 5和8优选为多晶的。图5a和5b中所展示的垂直定向二极管是实例；本发明的方法可用于需要从经沉积 重度n掺杂层到其上沉积有n型掺杂物的未重度掺杂层的掺杂物分布急剧过渡的其它半 导体装置中；尤其用于其中未重度n掺杂的层具有极少或没有锗为优选的装置中。2004年9月29日申请的赫纳(Herner)等人的第10/955,549号美国专利申请案"不 具有拥有高合低阻抗状态的介电反熔丝的非易失性存储器单元(Nonvolatile Memory Cell Without a Dielectric Antifuse Having High-and Low-Impedance States)"(下文为'549申请案且以引用的方式并入本文中)描述包括类似图1的二极管2的垂直定向p-i-n 二极管 的单片三维存储器阵列。当形成时，p-i-n 二极管的多晶硅处于高电阻状态。编程电压的 施加永久地改变多晶硅的性质，使其呈低电阻。据信所述变化是通过2005年6月8日 申请的赫纳(Herner)等人的第11/148,530号美国专利申请案"非易失性存储器单元通 过增加多晶半导体材料中的次序来操作(Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material)"(在下文为'530申请案且以弓l 用的方式并入本文中)中更充分描述的多晶硅中有序度的增加而引起。电阻的此变化是 稳定的且可易于检测，且因此可记录数据状态，从而允许所述装置操作为存储器单元。 第一存储器层级形成在衬底上方，且额外的存储器层级可形成在其上方。这些存储器可 从根据本发明的实施例的方法和结构的使用中受益。2004年12月17日申请的赫纳(Herner)等人的第11/015,824号美国专利申请案"包 含减少高度的垂直二极管的非易失性存储器单元(Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode)"(下文为'824申请案且以引用的方式并入本文中)中描 述相关存储器。如'824申请案中所描述，减少p-i-n 二极管的高度可为有利的。较短的 二极管需要较低的编程电压且减小邻近二极管之间的间隙的纵横比。极高纵横比的间隙 难以无空隙地填充。至少600埃的厚度优选用于本征区域以减少二极管的反向偏压中的 电流泄漏。根据本发明的优选实施例，在重度n掺杂层上形成具有少硅本征层的二极管 (所述两者由硅锗的薄本征封盖层隔离)将允许掺杂物分布中的更具突变的过渡，且因 此减少总二极管高度。本发明的实施例证明在单片三维存储器阵列的形成中尤其有用。单片三维存储器阵 列为其中多个存储器层级形成在例如晶片的单一衬底上而没有介入的衬底的阵列。形成一个存储器层级的层直接沉积或生长在现有级的层上。相反，如在里迪(Leedy)，第 5,915,167号美国专利"三维结构存储器(Three dimensional structure memory)"中，已通过在单独衬底上形成存储器层级且将顶上的存储器层级彼此粘附而建构堆叠的存储 器。衬底可在结合之前经薄化或从存储器层级移除，但因为存储器层级最初形成在单独 衬底上，所以这些存储器并非真正的单片三维存储器阵列。图6展示根据本发明的实施例而形成的示范性存储器单元的存储器层级的一部分， 其包括底部导体200、柱状物300 (每一柱状物300包含一二极管)和顶部导体400。将 详细描述此类存储器层级的制造，所述存储器层级包括垂直定向二极管，每一垂直定向 二极管具有底部硅锗重度n掺杂区域、未掺杂的硅锗封盖层和由硅或少锗硅锗合金形成 的本征区域。关于类似存储器层级的制造的更多详细信息在先前并入的'549和'824申请案中提供。相关存储器的制造的更多信息提供在由本发明的受让人所有且以引用的方式 并入本文中的赫纳(Henier)等人的第6,952,030号美国专利"高密度三维存储器单元 (High-Density Three-Dimensional Memory Cell)"中。为避免混淆本发明，虽然并非所有 此细节将包括在此描述中，但是并不期望排除这些或其它并入的专利或申请案的教示。 将了解，此实例是非限制性的，且本文所提供的细节可当结果属于本发明的范围内时经 修改、省略或扩充。 实例将详细描述单一存储器层级的制造。可堆叠额外的存储器层级，每一者单片地形成 在其下方的一者上方。转到图7a,存储器的形成开始于衬底100。此衬底100可为此项技术中已知的任何 半导体衬底，例如单晶硅、类似硅锗或硅锗碳的IV-IV化合物、III-V化合物、II-VII化合物、此类衬底上的外延层或任何其它半导体材料。所述衬底可包括制造在其中的集成 电路。绝缘层102形成在衬底100上。绝缘层102可为二氧化硅、氮化硅、高介电膜、 Si-C-O-H膜或任何其它合适的绝缘材料。第一导体200形成在衬底和绝缘体上。粘附层104可包括在绝缘层102与传导层106 之间以帮助传导层106粘附。如果上覆传导层为钨，则氮化钛优选为粘附层104。待沉积的下一层为传导层106。传导层106可包含此项技术中已知的任何传导材料， 例如鸨或包括钜、钛、铜、钴或其合金的其它材料。一旦已沉积将形成导体轨的所有层，将使用任何合适的掩蔽和蚀刻工艺来图案化和 蚀刻所述层以形成图7a中所展示的横截面延伸出页面以外的大体上平行、大体上共面 的导体200。在一实施例中，沉积光致抗蚀剂，通过光刻进行图案化且蚀刻所述层，且 接着使用标准工艺技术而移除光致抗蚀剂。导体200可替代地通过镶嵌方法形成。接着介电材料108沉积在导体轨200上并沉积在其间。介电材料108可为任何已知 的电绝缘材料，例如二氧化硅、氮化硅或氮氧化硅。在优选实施例中，二氧化硅用作介 电材料108。最终，移除导体轨200顶部上多余的介电材料108,暴露由介电材料108隔离的导 体轨200的顶部，且留下大体上平坦的表面109。所得结构展示在图7a中。可通过例如 化学机械平坦化(CMP)或回蚀的此项技术中已知的任何工艺来执行用以形成平坦表面 109的介电过填充的此移除。在此阶段，多个大体上平行的第一导体已形成在衬底100 上方的第一高度处。接着，转到图7b，垂直柱状物将形成在完成的导体轨200上方。(为了节省空间， 衬底IOO在图7b和随后图式中未图示；将假设其存在)。在导体轨的平坦化之后，优选 势垒层IIO沉积为第一层。包括氮化钨、氮化钽、氮化钛或这些材料的组合的任何合适 的材料可用于势垒层中。在一优选实施例中，氮化钛用作势垒层。在势垒层为氮化钛的 情况下，可以与早先所描述的粘附层相同的方式沉积势垒层。接着沉积将被图案化为柱状物的半导体材料。在本实施例中，所述柱状物包含半导 体面结型二极管p-i-n二极管，其具有底部重度掺杂ii型区域、紧接在其上方的封盖层、 中间本征区域和顶部重度掺杂p型区域。术语"面结型二极管"在本文中用以指代具有 以下特性的半导体装置在一个方向上比在另一方向上更易于传导电流，具有两个端子 电极且由半导体材料(在一个电极处为p型且在另一电极处为n型)制造。首先沉积将形成底部重度掺杂n型层112的半导体材料。此半导体材料优选为至少 10原子％锗的硅锗合金，以最小化n型掺杂物的表面去往扩散。优选使用SbGe.2合金。 在其它实施例中，锗含量可较高；例如，其可为25原子％、 30原子％、 50原子％或更 高，包括100原子％锗，没有硅。在其它实施例中，例如碳或锡的某一其它半导体材料 可包括为硅锗合金的一小部分。优选通过使将提供n型掺杂物的适当供体气体流动而原 位掺杂重度掺杂层112。在沉积期间使PH3流动将促使磷原子在层112形成时并入层112 中。掺杂物浓度应为至少约5><1019个掺杂物原子/立方厘米，例如在约5><1019个掺杂物 原子/立方厘米与约3xl021个掺杂物原子/立方厘米之间，优选约8xl02G个掺杂物原子/ 立方厘米。重度掺杂层H2优选在约50与约500埃厚之间，优选约200埃厚。在次优选实施例中，重度掺杂n型层112为硅、少于约10原子％锗的硅锗合金或 某一其它半导体材料。不同于硅，硅锗倾向于不均匀地沉积在势垒层110上，最初形成岛状物而非连续层。 为辅助硅锗层112的均匀沉积，可优选在开始硅锗的沉积前首先沉积例如约30埃厚的 硅的薄种子层。此极薄层将不会显著改变装置的电行为。2005年6月22日申请的且以 引用的方式并入本文中的赫纳(Herner)的第11/159,031号美国专利申请案"沉积锗膜 的方法(Method of Depositing Germanium Films)"中描述了使用硅种子层来辅助锗膜的 沉积。接下来将紧接在重度掺杂n型层112的顶部上沉积封盖层113。停止供体气体(例 如，PH3)的流动，使得封盖层113未经掺杂。在重度掺杂层112的沉积与封盖层113 的沉积之间未从沉积腔室移除衬底。优选的是，封盖层113为与重度掺杂n型层112相 同的硅锗合金，例如Si.sGe.2。在其它实施例中，只要锗的比例保持为至少10原子％，则封盖层113可具有不同比例的锗。举例来说，锗含量可通过封盖层113逐渐降低。封 盖层113至少约IOO埃厚，例如约200埃厚。接下来紧接着在封盖层113的顶部上沉积本征层114。层114为硅或少于约10原子 %锗(例如少于约5原子％锗)的硅锗合金；层U4优选为硅。在一优选实施例中，将 通过离子植入形成重度掺杂p型层116。转到图8a，本征层114具有一经沉积厚度A。 如图8b中所展示，即将进行的平坦化步骤将移除厚度B，且在图8c中，用以形成区域 116的离子植入将促使厚度C被重度掺杂。在所完成的装置中，本征层114应具有厚度 D。因此，待沉积的厚度A为本征区域114的最终所要厚度D、将要通过植入形成的重 度掺杂p型区域116的厚度C与在平坦化期间将要损耗的厚度B的总和。在所完成的装 置中，本征区域114优选在约600与约2000埃之间，例如约1600埃。重度掺杂p型层 116在约IOO与约1000埃厚之间，优选约200埃。在平坦化期间损耗的量将最有可能在 约400与约800埃之间，这取决于所使用的平坦化方法。接着，在此步骤中将要沉积的 未掺杂厚度在约1100与约3800埃之间，优选约2600埃。返回到图7b，刚刚沉积的半导体层114、 113和112连同下伏势垒层110将经图案 化和蚀刻以形成柱状物300。柱状物300应与其下方的导体200具有约相同的间距和约 相同的宽度，使得每一柱状物300形成在导体200的顶部上。可容许某一不对准。可使用任何合适的掩蔽和蚀刻工艺来形成柱状物300。举例来说，可沉积光致抗蚀 剂，使用标准光刻技术进行图案化，且蚀刻，接着移除光致抗蚀剂。或者，可将例如二 氧化硅等某一其它材料的硬掩模形成在半导体层堆叠的顶部上(且底部抗反射涂层 (BARC)位于顶部上)，接着将其图案化和蚀刻。类似地，介电抗反射涂层(DARC) 可用作硬掩模。在均由本发明的受让人所有且以引用的方式并入本文中的2003年12月5日申请的 陈(Chen)的第10/728436号美国专利申请案"使用交替式相移的具有内部非印刷窗的 光掩模特征(Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting)";或2004年4月1日申请的陈(Chen)的第10/815312号美国申请案"具有 非印刷相移窗的光掩模特征(Photomask Features with Chromeless Nonprinting Phase Shifting Window)"中描述的光刻技术可有利地用于执行根据本发明的存储器阵列的形 成中所使用的任何光刻步骤。介电材料108沉积在半导体柱状物300上和半导体柱状物300之间，填充其间的间 隙。介电材料108可为任何已知的电绝缘材料，例如氧化硅、氮化硅或氮氧化硅。在一 优选实施例中，二氧化硅用作绝缘材料。接下来移除位于柱状物300的顶部上的介电材料，暴露由介电材料108隔离的柱状 物300的顶部，且留下大体上平坦的表面。可通过例如CMP或回蚀的此项技术中已知 的任何工艺来执行介电过填充的此移除。在CMP或回蚀之后，执行离子植入，形成重 度掺杂p型顶部区域116。 p型掺杂物优选为硼或BF2。所得结构展示在图7b中。如先前所描述，所并入的'539申请案描述当经受编程电压时，二极管的半导体材 料的电阻率可检测地且永久地变化。在某些实施例中，在编程之前完好且在编程期间断 裂的介电断裂反熔丝可包括在单元中，以增加当读取电压施加到经编程对未经编程单元 时所观测到的电流之间的差异。转到图7c，如果包括可选的介电断裂反熔丝118，则其可通过任何适当方法(包括 重度掺杂p型区域116的一部分的热氧化)来形成。或者，可替代地沉积此层，且可为 任何合适的介电材料。举例来说，可在约150摄氏度下沉积Al203层。可使用其它材料。 介电断裂反熔丝118优选在约20与约80埃厚之间，优选约50埃厚。在其它实施例中， 可省略介电断裂反熔丝118。可以与底部导体200相同的方式，例如通过沉积优选为氮化钛的粘附层120和优选 为钨的传导层122来形成顶部导体400。接着使用任何合适的掩蔽和蚀刻技术来图案化 和蚀刻传导层122和粘附层120,以形成图7c中所展示的从左到右延伸通过页面的大体 上平行、大体上共面的导体400。在一优选实施例中，沉积光致抗蚀剂，通过光刻进行 图案化且蚀刻层，且接着使用标准工艺技术来移除光致抗蚀剂。每一柱状物应安置在底 部导体的一者与顶部导体的一者之间；可容许某些不对准。接下来介电材料(未图示)沉积在导体轨400上和其间。介电材料可为任何已知的 电绝缘材料，例如二氧化硅、氮化硅或氮氧化硅。在一优选实施例中，二氧化硅用作此 介电材料。已描述第一存储器层级的形成。此存储器层级包含多个存储器单元，且在每一存储 器单元中， 一柱状物垂直安置在底部导体与顶部导体之间，其中非易失性存储器单元包 含底部导体的一部分、柱状物和顶部导体的一部分。额外的存储器层级可形成在此第一 存储器层级上。在某些实施例中，导体可在存储器层级之间共用；即，顶部导体400将 用作下一存储器层级的底部导体。在其它实施例中，级间电介质(未图示)形成在图7c 的第一存储器层级上，其表面经平坦化，且在此经平坦化的级间电介质上开始第二存储 器层级的建构，且不具有共用的导体。柱状物300和随后形成的存储器层级中的半导体材料优选经结晶以形成多晶二极 管。优选在所有二极管已形成之后执行最终的结晶退火。形成在衬底上的单片三维存储器阵列包含在所述衬底上方第一高度处形成的至少 一第一存储器层级和在不同于所述第一高度的第二高度处形成的第二存储器层级。在此 多级阵列中可在衬底上方形成三个、四个、八个或实际上任何数目的存储器层级。已在包括一个或一个以上存储器层级中的垂直定向的二极管的单片三维存储器阵 列的背景下描述了本发明的方法和结构。除先前并入的那些专利和申请案之外，本发明 的方法可有利地用于例如在佩蒂(Petti)等人的第6,946,719号美国专利"包括包含硅 化物的面结型二极管接触接触件-反熔丝单元的半导体装置(Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide)"; 2004年 9月29日申请的佩蒂(Petti)的第10/955,387号美国专利申请案"包含二极管的存储器 单元,二极管用作熔丝元件(Fuse Memory Cell Comprising a Diode, the Diode Serving as the Fuse Element)";和2004年9月29日申请的赫纳(Herner)等人的第10/954,510号 美国专利申请案"包含邻近于硅化物而结晶的半导体面结型二极管的存储器单元 (Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide)"中所描述的那些单片三维存储器阵列的相关单片三维存储器阵列中。在均以引用的方式并入本文中的2005年5月9日申请的赫纳(Herner)等人的第 11/125939号美国专利申请案且下文为'939申请案，"包含二极管和电阻切换材料的可重 写存储器单元(Rewriteable Memory Cell Comprising a Diode and a Resistance-Switching Material)";和2005年11月23日申请的赫纳(Herner)等人的第11,287,452号美国专 利申请案"具有添加金属的可逆电阻率切换金属氧化物或氮化物层(Reversible Resistivity-Switching Metal Oxide or Nitride Layer With Added Metal)"(下文为'452申请 案)中所描述的存储器阵列的实施例中，垂直定向的p-i-n二极管(或在某些实施例中， 垂直定向的p-n 二极管)与包含电阻率切换材料的可逆状态改变元件配对以形成存储器 单元。在优选实施例中，可逆状态改变元件与二极管串联而以电方式形成，垂直安置在 所述二极管与顶部导体之间或所述二极管与底部导体之间。可逆电阻率切换材料为电阻率切换金属氧化物或氮化物化合物，所述化合物确切地 包括一种金属；例如，所述电阻率切换金属氧化物或氮化物化合物可选自由以下各物组 成的群NiO、 Nb205、 Ti02、 Hf02、 A1203、 CoO、 MgOx、 Cr02、 VO、 BN和A1N。在 某些实施例中，电阻率切换金属氧化物或氮化物化合物的层包括添加的金属。所述层可 包括如在'452申请案中所描述的添加的金属。这些存储器单元是可重写的。根据本发明 所形成的p-i-n 二极管的减少的反向漏电流可证明在类似'939和'452申请案的那些阵列中 在写入和擦除存储器单元中尤其有利。然而，所属领域的技术人员将明白，如当具有较宽带隙的材料是优选时，尤其如果 沉积在重度掺杂n型层上的层优选具有极少锗或没有锗，那么本发明的方法和结构可有 利地用于其中需要在重度掺杂n型层上方的掺杂物分布中具有急剧过渡的经沉积半导体 层堆叠的任何装置中。本发明的效用未以任何方式限于垂直定向的二极管、存储器单元 或单片三维存储器阵列或结构。虽然已在本文中描述了制造的详细方法，但是当结果属于发明的范围内时可使用形 成相同结构的任何其它方法。前述详细描述仅描述本发明可呈现的许多形式中的数个形式。出于此原因，此详细 描述意欲是以说明而非限制的方式。仅以下权利要求书(包括所有等效物)意欲定义本 发明的范围。
权利要求
1.一种包含层堆叠的半导体装置，所述层堆叠包含位于衬底上方的经沉积重度n掺杂半导体材料的第一层，所述第一层至少约50埃厚；未重度n掺杂的半导体材料的第二层，其中所述第二层的半导体材料为至少10原子％锗的硅锗合金，所述第二层至少约100埃厚，其中所述第二层位于所述第一层上方且与其接触；以及位于所述第二层上方且与其接触的未重度n掺杂的经沉积半导体材料的第三层，其中所述第三层的半导体材料为硅或少于10原子％锗的硅锗合金，其中所述第一、第二和第三层驻留在半导体装置中。
2. 根据权利要求1所述的半导体装置，其中所述第二层的半导体材料为至少20原子 %锗。
3. 根据权利要求1所述的半导体装置，其中所述第三层的半导体材料不多于5原子％ 锗。
4. 根据权利要求1所述的半导体装置，其中所述第一、第二和第三层是垂直定向的面 结型二极管的部分。
5. 根据权利要求4所述的半导体装置，其中所述二极管是p-i-n二极管，且所述第三 层未经惨杂或经轻度掺杂。
6. 根据权利要求4所述的半导体装置，其中所述第一、第二和第三层已被图案化和蚀 刻以形成柱状物。
7. 根据权利要求6所述的半导体装置，其中所述柱状物垂直安置在底部导体与顶部导 体之间，其中非易失性存储器单元包含所述底部导体的一部分、所述柱状物和所述 顶部导体的一部分。
8. 根据权利要求1所述的半导体装置，其中所述第一层被掺杂到至少约5><1019个掺杂物原子/立方厘米的掺杂物浓度。
9. 根据权利要求8所述的半导体装置，其中所述第三层具有小于约5><1017个掺杂物 原子/立方厘米的掺杂物浓度的n型掺杂物。
10. —种形成在衬底上方的非易失性存储器单元，所述存储器单元包含位于所述衬底上方的底部导体的一部分； 位于所述底部导体上方的顶部导体的一部分；以及垂直安置在所述底部导体与所述顶部导体之间的二极管，所述二极管包含-i) 重度n掺杂半导体材料的第一沉积层；ii) 未重度n掺杂的半导体材料的第二沉积层，其中所述第二层的半导体材料 为至少10原子％锗的硅锗合金，所述第二层安置在所述第一层上方且与其接触； 以及iii) 未重度n掺杂的半导体材料的第三沉积层，其中所述第三层的半导体材料 为硅或少于10原子％锗的硅锗合金，其中所述第三层位于所述第二层上方且与 其接触。
11. 根据权利要求IO所述的非易失性存储器单元，其中所述第一层的半导体材料为至 少10原子％锗的硅锗合金。
12. 根据权利要求10所述的非易失性存储器单元，其中所述第一层被掺杂到至少约 5xl0^个掺杂物原子/立方厘米的掺杂物浓度。
13. 根据权利要求12所述的非易失性存储器单元，其中所述第三层具有少于约5xl017 个掺杂物原子/立方厘米的掺杂物浓度的n型掺杂物。
14. 根据权利要求12所述的非易失性存储器单元，其中所述第二层具有少于约5xl017 个掺杂物原子/立方厘米的掺杂物浓度的n型掺杂物。
15. 根据权利要求IO所述的非易失性存储器单元，其中所述第三层的半导体材料为硅 或不多于5原子％锗的硅锗合金。
16. 根据权利要求IO所述的非易失性存储器单元，其中所述二极管呈柱状物的形式。
17. 根据权利要求IO所述的非易失性存储器单元，其中所述存储器单元进一步包含可 逆状态改变元件，所述可逆状态改变元件安置在所述二极管与所述底部导体之间或 所述二极管与所述顶部导体之间。
18. 根据权利要求17所述的非易失性存储器单元，其中所述可逆状态改变元件包含选 自由以下各物组成的群的电阻率切换金属氧化物或氮化物化合物层NiO、 Nb205、 Ti02、 Hf02、 A1203、 CoO、 MgOx、 Cr02、 VO、 BN和AIN。
19. 根据权利要求IO所述的非易失性存储器单元，其中所述第二层为至少约100埃厚。
20. —种单片三维存储器阵列，其包含a) 形成在衬底上方的第一存储器层级，所述第一存储器层级包含i) 多个大体上平行、大体上共面的底部导体；ii) 多个大体上平行、大体上共面的顶部导体；iii) 多个半导体面结型二极管，每一二极管垂直安置在所述底部导体的一者与 所述顶部导体的一者之间，其中每一二极管包含重度n掺杂半导体材料的第一 层；轻度n掺杂、p掺杂或未掺杂硅锗合金的第二层，其中所述第二层为至少IO 原子％锗，所述第二层位于所述第一层上方；和轻度n掺杂、p掺杂或未掺杂硅 或硅锗合金的第三层，其中所述第三层为少于10原子％锗，所述第三层位于所 述第二层上方；以及b) 单片形成在所述第一存储器层级上方的至少一第二存储器层级。
全文摘要
在经沉积的硅中，例如磷和砷等n型掺杂物倾向于去往在沉积层时升高的所述硅的表面。当在未提供n型掺杂物的情况下在n掺杂硅上沉积第二未掺杂或p掺杂硅层时，第一厚度的此第二硅层仍倾向于包括从较低层向上扩散的非所要的n型掺杂物。当锗与所述硅合金化时，此去往表面的行为减少。在某些装置中，第二层具有显著的锗含量可能是不利的。在本发明中，沉积第一重度n掺杂半导体层(优选至少10原子％锗)，接着沉积具有极少或无n型掺杂物的硅锗封盖层，接着沉积具有极少或无n型掺杂物并少于10原子％锗的层。所述第一层和所述封盖层中的所述锗使n型掺杂物进入上方少锗层中的扩散最小化。
文档编号H01L27/102GK101336478SQ200680052354
公开日2008年12月31日 申请日期2006年11月30日 优先权日2005年12月9日
发明者S·布拉德·赫纳 申请人:桑迪士克3D公司