专利名称：用于制造半导体器件的方法
技术领域：
本发明涉及一种用于制造半导体器件的方法，更具体地说，本发明涉及一种用于在存储节点触点插塞与存储节点之间获得重叠裕度(overlay margin)的方法，该方法利用作为硬掩模及抗反射膜的多功能硬掩模层。
背景技术：
目前，借助旋涂系统涂覆的底部抗反射涂层(BARC)膜包含一种吸收曝光光源的特定波段内的光线的材料。该BARC膜在光阻膜被涂覆之前涂覆，该光阻膜用于采用KrF的图案化工序。
该BARC膜防止来自该光阻膜之下的漫反射并且消除在该光阻膜的厚度内的驻波。这提高了该光阻膜的均匀度。然而，由于该BARC膜并不作为硬掩模层，因而已经迫使人们研究开发用于抗反射膜的交联剂及聚合物，以更容易地移除该BARC膜。
随着器件变小，该光阻膜的厚度已经变得更薄，以避免图案的崩塌并且获得曝光宽容度(EL)及聚焦深度(DOF)，使得该光阻膜并不作为蚀刻阻挡体。当非晶碳层用作硬掩模时，其需要额外的工序以形成光阻膜、抗反射膜以及硅氧氮化物(silicon oxide nitride)膜。
发明内容
本发明的各种实施例针对于提供一种用于制造半导体器件的方法，该方法包含利用多功能硬掩模层来形成存储节点触点孔(也称为“第二存储节点触点孔”)以及存储节点触点，该多功能硬掩模层作为硬掩模以及抗反射膜。
根据本发明的一个实施例，一种用于制造半导体器件的方法包括如下步骤在半导体基板之上形成层间绝缘膜，该半导体基板包含栅极以及位线；利用用于存储节点的触点掩模来选择性地蚀刻该层间绝缘膜，以形成具有高度‘a’的第一层间绝缘膜图案；在包含该第一层间绝缘膜图案的所获得的结构之上形成硬掩模层；利用该用于存储节点的触点掩模在该多功能硬掩模层之上形成光阻图案；选择性地蚀刻该多功能硬掩模层以及该第一层间绝缘膜图案，该第一层间绝缘膜图案被蚀刻掉的厚度自项面测量为‘b’(0≤b＜a)；移除该光阻图案以及该硬掩模层以形成第二层间绝缘膜图案；在该第二层间绝缘膜图案的侧壁上形成间隙壁；在所获得的结构之上形成多晶硅层；以及平坦化该多晶硅层。
在一个实施例中，一种用于制造半导体器件的方法包括在半导体基板之上形成绝缘层，该半导体基板包含栅极以及位线；蚀刻该绝缘层以形成具有第一高度的第一绝缘图案；在该第一绝缘图案之上形成掩模层，该掩模层构造成作为蚀刻阻止层以及抗反射层；在该掩模层之上形成掩模图案；蚀刻该掩模层以及该第一绝缘图案，使得该第一绝缘图案设置有台阶，从而限定第二绝缘膜图案；移除该掩模图案以及该掩模层，使得该第二绝缘图案限定通孔；以及在该通孔之内形成触点插塞。
在另一实施例中，一种用于制造半导体器件的方法包括在半导体基板之上形成绝缘膜，该半导体基板包含栅极以及位线，并且利用用于存储节点的触点掩模来蚀刻该绝缘膜，以形成具有一定高度的第一绝缘膜图案。该方法还包括在包含该第一绝缘膜图案的所获得的结构之上形成硬掩模层，该硬掩模层构造成作为蚀刻阻止层以及抗反射层；利用该用于存储节点的触点掩模在该多功能硬掩模层之上形成光阻图案；蚀刻该硬掩模层以及该第一绝缘膜图案，该第一绝缘膜图案具有台阶，从而限定第二绝缘膜图案；移除该光阻图案以及该硬掩模层以露出该第二绝缘膜图案，该第二绝缘膜图案限定露出该位线的通孔；在该第二绝缘膜图案的侧壁上形成间隙壁；以及在该通孔内形成存储节点触点插塞。
图1a与1b是描绘常规半导体器件的照片。
图2a至2d是描绘一种用于制造半导体器件的常规方法的横截面图。
图3a至3e是描绘根据本发明实施例的一种用于制造半导体器件的方法的横截面图。
图4是描绘在数个k值之下，基板的反射度依赖于多功能硬掩模层的厚度的曲线图，其中k是吸收率。
具体实施例方式
下面将参照附图详细地描述本发明。
图1a与1b是描绘常规半导体器件的照片。
因为用于半导体器件的设计规则缩小，所以存储节点区(例如，电容器)与存储节点触点区(例如，用于将转接(landing)插塞以及存储节点与单元区的存储节点下部连接的区域)之间的重叠裕度不足以避免接触电阻上的增加。于是，用于形成存储节点触点(在以下称为“第二存储节点触点”)的额外工序已经被用来改善该重叠裕度。
第一存储节点触点、第二存储节点触点以及存储节点形成于具有给定结构(例如，位线与栅极)的半导体基板之上。如图1b中所示，该第二存储节点触点引起掩模误差因素，该误差因素在该掩模上所设计的图案与曝光工序后所形成的图案之间产生差异，这是因为该第二存储电极触点形成为锯齿形的缘故。
此外，用于沉积层间绝缘膜、蚀刻该第二存储节点触点及该层间绝缘膜、形成多晶硅层、以及全面(blanket)蚀刻该多晶硅层的工序是必需的，这增加了生产时间及成本。
图2a至2d是描绘一种用于制造半导体器件的常规方法的横截面图。
半导体基板5包含栅极(未显示)、位线硬掩模层(未显示)以及位线(未显示)。第一层间绝缘膜25形成于该半导体基板5之上。蚀刻该第一层间绝缘膜25以形成第一存储节点触点孔(未显示)。间隙壁35形成于该第一存储节点触点孔的侧壁上。接着以多晶硅层填充该第一存储节点触点孔，以形成第一存储节点触点(SNC)插塞30。
第二层间绝缘膜40形成于所获得的结构之上(图2b)。用于限定第二存储节点触点(SNC2)的光阻图案45形成于该第二层间绝缘膜40之上。
利用该光阻图案45作为蚀刻掩模而蚀刻该第二层间绝缘膜40，以形成第二存储节点触点孔(未显示)。以多晶硅层填充该第二存储节点触点孔并且使该第二存储节点触点孔平坦化，以形成第二存储节点触点(SNC2)插塞50(图2c)。
用于存储节点的蚀刻阻挡膜(或是蚀刻阻止层)55以及氧化物膜60形成于所获得的结构之上。蚀刻该氧化物膜60以获得存储节点区65(图2d)。
在上述的方法中，该第二存储节点触点(SNC2)必须与该第一存储节点触点(SNC)重叠，并且具有比该第一存储节点触点(SNC)的线宽更大的线宽，以便于在该第一存储节点触点(SNC)与该存储节点(SN)之间获得重叠裕度。当限定该第二存储节点触点(SNC2)的图案形成时，产生误配置(mis-arrangement)。
图3a至3e是描绘根据本发明实施例的一种用于制造半导体器件的方法的横截面图。
半导体基板100包含栅极(未显示)、位线硬掩模层(未显示)以及位线(未显示)(图3a)。层间绝缘膜140形成于该半导体基板100之上。该层间绝缘膜140由氧化物膜形成并且具有大约2000至4000范围内的厚度。这比常规膜要厚大约1000至2000。
选择性地蚀刻该层间绝缘膜140以形成高度为‘a’的第一层间绝缘膜图案140a(图3b)。在本实施方式中，该光刻工序中所使用的触点掩模与用于存储节点的触点掩模相同。多功能硬掩模层150形成于包含该第一层间绝缘膜图案140a的半导体基板100之上。该第一层间绝缘膜图案140a限定第一存储节点触点孔(未显示)。
该多功能硬掩模层150具有从大约1.0至大约1.8范围内的折射率(n)以及从大约0.4至大约0.7范围内的吸收率(k)。该多功能硬掩模层150由这样的聚合物形成，该聚合物包含C、H及O并且具有20～40wt％(按重量百分比计)的硅。该多功能硬掩模层150作为硬掩模层以及抗反射膜，用于在蚀刻下部的层时增加蚀刻的选择性。该多功能硬掩模层150还构造成吸收光线(例如，在ArF中，193nm波长的光线)，用于改进该图案的均匀度。该硬掩模层150借助旋涂方法而涂覆在路径中，该路径在曝光工序期间的图案化中被旋涂系统所使用，与借助化学气相沉积(CVD)系统所形成的硬掩模层相比，这降低了生产成本。另外，从该第一层间绝缘膜图案140a的顶面测量，该多功能硬掩模层150具有大约500至700范围内的厚度。也就是说，该硬掩模层150的上表面设置在该第一层间绝缘膜图案140a的上表面之上500至700。与一般的光阻膜及抗反射膜不同，该多功能硬掩模层150具有极佳的平坦化性质。
用于限定第二存储节点触点孔170的光阻图案160形成于该多功能硬掩模层150之上(图3c)。可以调整该多功能硬掩模层150的反射比(reflectivity)，使得可以在没有抗反射膜的情况下形成该光阻图案160。执行用于形成该光阻图案160的曝光工序所采用的触点掩模与将要用于存储节点的触点掩模相同。将该光阻图案160过度曝光，使得该第二存储节点触点孔170的线宽大于该用于存储节点(SN)的掩模的临界值。该存储节点(SN)的下部与第二存储节点触点(SNC2)插塞对齐，以便获得该第二存储节点触点孔(SNC2)插塞之间的准确性，从而避免该第一存储节点触点(SNC)插塞与该第二存储节点触点(SNC2)插塞重叠。利用该光阻图案160作为蚀刻掩模而选择性地蚀刻该多功能硬掩模层150以及第一层间绝缘膜图案140a。蚀刻掉的第一层间绝缘膜图案140a的厚度是‘b’，其中‘b’是高度‘a’的20～50％(0≤b＜a)。该蚀刻掉的厚度‘b’是从该第一层间绝缘膜图案140a的顶面测量。
该多功能的硬掩模层150采用选自CF4、O2及其组合所构成的群组的蚀刻气体而进行蚀刻。由于该多功能硬掩模层150以及该光阻图案160的蚀刻选择率范围是从大约1.0至1.3，所以该多功能硬掩模层150利用该光阻图案160作为蚀刻掩模而被蚀刻掉的厚度小于1000。该第一层间绝缘膜图案140a采用选自C4F6、O2、Ar及其组合所构成的群组的蚀刻气体而蚀刻至从大约1000至大约2000范围内的厚度，因而作为位线硬掩模层的氮化物膜120并未受损。
该光阻图案160以及该第一层间绝缘膜图案140a的蚀刻产生第二层间绝缘膜图案140b(图3d)。该第二层间绝缘膜图案140b具有台阶，该台阶具有宽度‘w’及高度‘b’，因而该第一层间绝缘膜图案140a的上部窄于下部。
移除该光阻图案160以及该多功能硬掩模层150。在一个实施例中，该光阻图案160借助例如利用O2等离子的灰化(ashing)而移除。接着利用湿式蚀刻工序移除该多功能硬掩模层150。该湿式蚀刻工序采用选自氟、碱及其组合所构成的群组中之一来执行。
间隙壁180形成于该第二层间绝缘膜图案140b的侧壁上。多晶硅层(未显示)形成于所获得的结构的表面之上。抛光该多晶硅层直到该第二层间绝缘膜图案140b露出为止，以形成存储节点触点插塞190。
沉积该间隙壁180，以避免该位线130与第一及第二存储节点触点孔(未显示)之间的短路。此外，在形成多晶硅层以填充该第一及第二存储节点触点孔(未显示)之后，执行全面蚀刻的工序，以获得存储节点触点插塞190。
形成蚀刻阻挡膜(或蚀刻阻止层)200以及氧化物膜210并且进行蚀刻，以获得存储节点区220(图3e)。该蚀刻阻挡膜200包含氮化物膜并且在蚀刻该氧化物膜210时作为蚀刻阻止体。
图4是描绘基板依赖于k值以及多功能硬掩模层的厚度的反射度(reflexibility)的曲线图。当该硬掩模层变厚时，该基板的反射度降低。当该k值变大时，该基板的反射度增高。
如上所述，根据本发明的实施例，存储节点触点孔与存储节点之间的重叠裕度借助作为硬掩模及抗反射膜的多功能硬掩模层而获得。这降低了接触电阻，避免下部的层间绝缘膜的线宽减小。这还省去用于沉积该层间绝缘膜及该多晶硅层以及蚀刻该多晶硅层的工序，从而缩短生产时间并且降低生产成本。
本发明的上述实施例是示例性的，而非限制性的。各种替代形式及等同实施例都是可行的。本发明并不限于在此所述的光刻步骤。本发明也不限于任何特定类型的半导体器件。例如，本发明可以应用于动态随机存取存储器(DRAM)或非易失存储器中。考虑到本发明所公开的内容，其它的增加、减少或修改显而易见并且位于所附权利要求书的范围内。
本申请要求2006年6月1日提交的韩国专利申请案No.10-2006-0001788的优先权，该韩国专利申请案的全部内容以引用的方式并入本文。
权利要求
1.一种用于制造半导体器件的方法，所述方法包括在半导体基板之上形成绝缘膜，所述半导体基板包含栅极以及位线；利用用于存储节点的触点掩模来蚀刻所述绝缘膜，以形成具有一定高度的第一绝缘膜图案；在包含所述第一绝缘膜图案的所获得的结构之上形成硬掩模层，所述硬掩模层构造成作为蚀刻阻止层以及抗反射层；利用所述用于存储节点的触点掩模在所述硬掩模层之上形成光阻图案；蚀刻所述硬掩模层以及所述第一绝缘膜图案，所述第一绝缘膜图案具有台阶，从而限定第二绝缘膜图案；移除所述光阻图案以及所述硬掩模层以露出所述第二绝缘膜图案，所述第二绝缘膜图案限定露出所述位线的通孔；在所述第二绝缘膜图案的侧壁上形成间隙壁；以及在所述通孔之内形成存储节点触点插塞。
2.根据权利要求1所述的方法，其中，所述绝缘膜包含氧化物，所述存储节点触点插塞包含多晶硅。
3.根据权利要求1所述的方法，其中，所述绝缘膜具有从2000至4000范围内的厚度。
4.根据权利要求1所述的方法，其中，所述硬掩模层是包含硅的多功能硬掩模层。
5.根据权利要求1所述的方法，其中，所述硬掩模层具有从1.0至1.8范围内的折射率以及从0.4至0.7范围内的吸收率。
6.根据权利要求1所述的方法，其中，所述硬掩模层形成为具有自所述绝缘膜的顶面测量的从500至700范围内的厚度。
7.根据权利要求1所述的方法，其中，所述蚀刻硬掩模层的步骤采用选自CF4、02及其组合所构成的群组的蚀刻气体来执行。
8.根据权利要求1所述的方法，其中，所述蚀刻第一绝缘膜的步骤采用选自C4F6、O2、Ar及其组合所构成的群组的蚀刻气体来执行。
9.根据权利要求1所述的方法，其中，所述第一绝缘膜图案的台阶的高度是所述第一绝缘膜图案的高度的20～50％。
10.根据权利要求1所述的方法，其中，所述移除硬掩模层的步骤借助湿式工序来执行，所述湿式工序利用选自氟、碱及其组合所构成的群组中之一。
11.根据权利要求1所述的方法，其中，所述第一绝缘膜图案形成为具有从5nm至20nm范围内的线宽。
12.一种用于制造半导体器件的方法，所述方法包括在半导体基板之上形成绝缘层，所述半导体基板包含栅极以及位线；蚀刻所述绝缘层以形成具有第一高度的第一绝缘图案；在所述第一绝缘图案之上形成掩模层，所述掩模层构造成作为蚀刻阻止层以及抗反射层；在所述掩模层之上形成掩模图案；蚀刻所述掩模层以及所述第一绝缘图案，使得所述第一绝缘图案设置有台阶，从而限定第二绝缘膜图案；移除所述掩模图案以及所述掩模层，使得所述第二绝缘图案限定通孔；以及在所述通孔之内形成触点插塞。
13.根据权利要求12所述的方法，其中，所述第一绝缘图案利用用于存储节点的触点掩模而形成。
14.根据权利要求13所述的方法，其中，所述掩模图案利用所述用于存储节点的触点掩模而限定。
15.根据权利要求13所述的方法，还包括在所述第二绝缘图案的侧壁上形成间隙壁。
16.根据权利要求15所述的方法，其中，所述通孔露出所述位线，并且所述触点插塞经由所述通孔来接触所述位线。
17.根据权利要求13所述的方法，其中，所述掩模图案是光阻图案，并且所述触点插塞是接触所述位线的存储节点触点插塞。
全文摘要
本发明公开一种用于制造半导体器件的方法，包括利用用于存储节点的掩模形成第二存储节点触点孔，并且利用作为硬掩模及抗反射膜的硬掩模层确保存储节点触点孔以及存储节点之间的重叠裕度，以降低接触电阻，避免下部的层间绝缘膜的线宽减小，并且消除用于沉积该层间绝缘膜及多晶硅层以及蚀刻该多晶硅层的工序，从而缩短生产周期并且降低产品成本。
文档编号H01L21/768GK1996569SQ200710000150
公开日2007年7月11日 申请日期2007年1月5日 优先权日2006年1月6日
发明者李基领, 潘槿道, 朴沙路汉 申请人:海力士半导体有限公司