专利名称：压电电阻元件及其制造方法
技术领域：
本发明涉及压电电阻元件的结构及其制造方法、和具有该压电电阻元件的半导体装置及其制造方法。
背景技术：
近年来，使用应用半导体微细加工技术的微型机械，制造数百微米左右的非常微小的结构体的方法备受关注。正在研究这样的微小结构体在各种传感器或光通信领域的光开关、高频部件等中的应用。一般来说，这样的微型机械应用部件使用半导体工艺来制造，所以能够在信号处理系统LSI(大规模集成电路)和芯片上实现集成化。其结果，能够在芯片上构筑具有某一个功能的系统。具有这样的功能的元件在美国称为MEMS(Micro Electrical Mechanical System，微机电系统)，在欧洲称为MIST(Micro System Technology，微系统技术)。
作为MEMS(MIST)的应用部件被广泛采用的部件之一有加速度传感器。加速度传感器广泛利用在汽车的安全气囊或地震活动等的地下环境信息计测系统、以及IT部件的耐震系统等中。在日本特开平7-225240号公报中公开了采用MEMS结构的压电型加速度传感器。
日本特开平7-225240号公报以往，作为在半导体衬底内制作压电电阻元件的方法，公知的有如下的方法。
(1)通过扩散法或离子注入法在半导体衬底中添加杂质，从而在衬底的表面上形成电阻层。
(2)在半导体衬底表面形成杂质扩散层之后，在其上面再形成相反的导电类型的杂质扩散层，从而在半导体衬底内部形成埋入电阻层。
(3)如在日本特开平7-131035号公报所述，在半导体衬底(例如n型)上，以保持该衬底表面层的导电类型的状态，使用高能量(例如1MeV)离子注入与该半导体衬底不同的导电类型(例如p型)的掺杂剂，从而在衬底内部中形成埋入电阻层。
日本特开平7-131035号公报但是，在上述(1)的方法中存在如下的问题因为电阻层位于衬底表面，所以受到外部电场的影响(表面电场效应)，从而电阻值变动。另一方面，根据(2)的方法存在如下的问题因为电阻层埋在衬底内部，所以减少了外部电场的影响，但是通过杂质的二重扩散形成高浓度的扩散层彼此的结合，结合的击穿电压低，漏电流引起的噪声变大等。并且，根据(3)的方法，因为电阻层埋在衬底内部，所以没有杂质的二重扩散引起的问题，但是因为掺入了用于形成埋入扩散层的MeV能级的高能量离子，所以在硅表面层上发生晶体缺陷。该晶体缺陷可以使用其后的热处理得到某种程度恢复，但是存在没有完全消除而残留的可能性。已知这样的半导体工艺引起的缺陷使形成压电电阻元件的梁(beam)部分的耐冲击性恶化，或使振动寿命恶化等，成为可靠性恶化的原因。关于这点例如在Microelectronics Reliability 1(2001)1657-1662或Sensors andActuators A110(2004)150-156中进行了说明。
发明内容
本发明是鉴于上述那样的状况而形成的，其第一目的在于提供受外部电场的影响(表面电场效应)引起的电阻值变动小的压电电阻元件及其制造方法。
本发明的第二目的在于提供击穿耐压高且漏电流小的压电电阻元件及其制造方法。
本发明的第三目的在于提供耐冲击性优良且振动寿命长等的可靠性高的压电电阻元件及其制造方法。
本发明的第四目的在于提供具有受外部电场的影响(表面电场效应)引起的电阻值变动小的压电电阻元件的半导体装置及其制造方法。
本发明的第五目的在于提供具有击穿耐压高且漏电流小的压电电阻元件的半导体装置及其制造方法。
本发明的第六目的在于提供具有耐冲击性优良且振动寿命长等的可靠性高的压电电阻元件的半导体装置及其制造方法。
为了达到上述目的，本发明的第一方式是制造压电电阻元件的方法，其特征在于，该制造压电电阻元件的方法包括在半导体衬底上形成槽的工序；在所述的槽内部形成与所述半导体衬底不同的导电类型的电阻层的工序；以及在所述电阻层的上部形成与所述半导体衬底相同的导电类型的硅层的工序。
本发明的第二方式是具有压电电阻元件的半导体装置的制造方法，其特征在于，在形成所述压电电阻元件时，在半导体衬底上的与接触孔形成区域对应的位置上进行离子注入而形成一对接触区域；在所述半导体衬底的所述一对接触区域之间形成槽；在所述槽的内部形成与所述半导体衬底不同的导电类型的电阻层；在所述电阻层的上部形成与所述半导体衬底相同的导电类型的硅层；以及在所述一对接触区域上实施布线。
本发明的第三方式是形成在半导体衬底内的压电电阻元件，其特征在于，该压电电阻元件具有一对接触区域，其形成在所述半导体衬底内；电阻层，其是与所述半导体衬底不同的导电类型，且形成于在所述半导体衬底的所述一对接触区域之间形成的槽的内部；以及硅层，其是与所述半导体衬底相同的导电类型，且形成在所述电阻层的上面。
本发明的第四方式是具有压电电阻元件的半导体装置，其特征在于，所述压电电阻元件具有一对接触区域，其形成在半导体衬底内；电阻层，其是与所述半导体衬底不同的导电类型，且形成于在所述半导体衬底的所述一对接触区域之间形成的槽的内部；以及硅层，其是与所述半导体衬底相同的导电类型，且形成在所述电阻层的上面。
优选，形成在电阻层的上面的硅层是多晶硅层。
在本发明中，在形成在半导体衬底中的槽的内部形成与半导体衬底不同的导电类型的电阻层，并且在电阻层的上部形成与半导体衬底相同的导电类型的硅层。即，因为成为电阻层埋入在衬底表面的形态，所以存在不容易受外部电场的影响(表面电场效应)且电阻值的变动小的效果。并且，因为能够把埋入电阻层的上层的浓度抑制成低浓度，所以与进行杂质的二重扩散的情况相比，可以得到击穿耐压高且漏电流小的优良的特性。进而，在半导体衬底的露出的表面上形成了电阻层，所以能够期望提高电阻层的结晶性。
形成在电阻层的上面的硅层是多晶硅层时，该晶体硅层中的晶体缺陷非常少，并且机械强度也与单晶体硅相近，所以能够抑制现有的使用高能量离子注入来形成埋入扩散电阻时观察到的那样的耐冲击性、振动寿命的恶化。
通过使用药液的湿式蚀刻来形成在半导体衬底中形成的电阻元件用的槽时，不发生对半导体衬底的物理/化学性的损伤(晶体缺陷或杂质的注入等)，其结果，从器件寿命的观点来看能够得到可靠性高的结构。
图1是表示本发明的实施例所涉及的加速度传感器(半导体装置)的概要结构的俯视图。
图2是表示实施例所涉及的加速度传感器(半导体装置)的概要结构的仰视图(背面图)。
图3是表示实施例所涉及的加速度传感器(半导体装置)中使用的掩模图案的俯视图。
图4是表示实施例所涉及的加速度传感器(半导体装置)中使用的压电电阻元件的配置的俯视图。
图5与图4的A-A方向的剖面对应，表示实施例所涉及的压电电阻元件的制造工序的剖面图。
图6与图4的A-A方向的剖面对应，表示实施例所涉及的压电电阻元件的制造工序的剖面图。
图7与图4的A-A方向的剖面对应，表示实施例所涉及的压电电阻元件的制造工序的剖面图。
图8与图4的A-A方向的剖面对应，表示实施例所涉及的压电电阻元件的制造工序的剖面图。
图9与图4的A-A方向的剖面对应，表示实施例所涉及的压电电阻元件的制造工序的剖面图。
图10与图4的A-A方向的剖面对应，表示实施例所涉及的压电电阻元件的制造工序的剖面图。
标号说明10加速度传感器；12梁；14锤；18压电电阻元件；106SOI层；110接触区域；114槽；120电阻层；124a多晶体膜；130铝布线。
具体实施例方式
以下，使用实施例对用于实施本发明的优选方式进行详细说明。图1是表示本发明的实施例所涉及的加速度传感器(半导体装置)的概要结构的俯视图，图2是仰视图(背面图)。图3是表示本实施例所涉及的加速度传感器(半导体装置)中使用的压电电阻元件用的掩模图案的俯视图。图4是表示实施例所涉及的加速度传感器(半导体装置)中使用的压电电阻元件的配置的俯视图。本发明所涉及的半导体装置例如可以使用在3轴加速度传感器中。加速度传感器10如图2所示那样，通过在正方形的框内部沿十字方向延伸的梁(beam)12支撑着锤(质量块，mass)14。在图2中标号16表示缝隙(gap)。并且，省略了关于加速度传感器的详细的结构的说明。
如图3以及图4所示，在梁12上形成有多个压电电阻元件18。各压电电阻元件18通过接触孔(contact hole)20与布线连接。当通过因施加了加速度等某种原因而使锤14移动，从而设置在梁12上的压电电阻元件18变形时，通过布线检测出与变形量对应的电阻值的变化。
图5～图10与图4的A-A方向的剖面对应，表示实施例所涉及的压电电阻元件12的制造工序的剖面图。首先，如图5(1)所示，准备由硅衬底层102、BOX层104、以及n型硅的SOI层106构成的SOI晶片。SOI层106可以是n型(100)、2-3Ω·cm的硅单晶体衬底。接下来，如图5(2)所示，在SOI层106的表面上形成抗蚀剂层108。之后，如图5(3)所示，在与接触孔连接区域(PAD区域)对应的位置上形成抗蚀剂开口部108a。
接下来，如图6(4)所示，从抗蚀剂开口部108a将BF2+离子以例如注入能量60KeV、用量(ド一ズ)5×1015/cm2的条件进行离子注入后，在900℃进行20分钟的热处理，从而形成压电电阻元件的接触区域110(P+)。热处理之后，如图6(5)所示，除去抗蚀剂108，如图6(6)所示，在SOI层106上形成第一氧化硅膜112。
接下来，如图7(7)所示，在与形成第一氧化硅膜112的压电电阻层的区域对应的部分形成开口部112a。接下来，如图7(8)所示，通过使用KOH溶液的湿式蚀刻(各向异性蚀刻)，对开口部112a表面的硅层(SOI层)106形成例如3000的深度的槽114。并且，这里称为“槽”也可以表现为“凹坑”、“凹部”等。之后，如图7(9)所示，除去第一氧化硅膜112。
槽114的平面位置是形成压电电阻元件的两个接触孔连接区域(PAD区域)之间，且槽114形成为至少该两个PAD区域的侧面露出。为了形成接触孔接触区域(PAD区域)，在BF2+、60keV、3×1015/cm2的离子注入条件下，注入深度为大致3000-5000。压电电阻元件越是尽可能形成在最表面附近则传感器灵敏度越高，所以关于槽114的剖面的位置(深度)，取与上述PAD区域电接触的位置，且优选尽可能接近最表面的深度3000。
接下来，如图8(10)所示，在整个表面上形成了用于离子注入的掩模氧化硅膜100之后(未图示)，在SOI层106、接触区域110、以及槽114的表面形成抗蚀剂118。之后，如图8(11)所示，在把接触孔形成区域和形成压电电阻层的区域合并的区域上形成抗蚀剂开口部118a。接下来，如图8(12)所示，在抗蚀剂开口部118a，将B+离子以例如注入能量30keV、用量5.0×1014/cm2的条件通过上述氧化硅膜进行离子注入后，在950℃进行15分钟的热处理，从而形成压电电阻元件120。此处，在槽114的内部，压电电阻元件120的导电类型是与SOI层106不同的p型。并且，SOI层106和压电电阻元件120的导电类型也可以是相反的组合。
接下来，除去上述掩模氧化膜后，如图9(13)所示，使第二氧化硅膜122延长1000，开口了压电电阻元件形成区域之后，如图9(14)所示，层叠具有与SOI层106大致相同的电阻值(2-3Ω·m)的多晶硅膜124。之后，如图9(15)所示，对多晶硅膜124整个表面进行回蚀(etch back)，形成埋入层124a。并且，形成在压电电阻元件120的上面的硅膜可以使用单晶体硅来代替多晶硅，例如以外延法来形成。此处，埋入层124a(硅膜124)的导电类型是与SOI层106相同的n型。并且，SOI层106的导电类型是p型时，埋入层124a也是p型。
接下来，如图10(16)所示，除去SOI层106上的第二氧化硅膜122，形成层间绝缘膜126。接下来，如图10(17)所示，在层间绝缘膜126的接触孔连接区域(PAD区域)110的上部形成接触孔126a。接下来，如图10(18)所示，对铝进行蒸镀的同时进行图案形成，在接触孔126a的内部形成铝电极130。之后，为了提高Al-Si的电阻性(ohmic)而实施烧结(热处理)。经过如上那样的工序制造出压电电阻元件。
以上，使用实施例对本发明进行了说明，但是本发明不限定在实施例的范围内，在各权利要求所记载的技术思想的范围内，当然能够进行适当的设计变更。
权利要求
1.一种制造压电电阻元件的方法，其特征在于，该制造压电电阻元件的方法包括在半导体衬底上形成槽的工序；在所述的槽内部形成与所述半导体衬底不同的导电类型的电阻层的工序；以及在所述电阻层的上部形成与所述半导体衬底相同的导电类型的硅层的工序。
2.根据权利要求1所述的方法，其特征在于，所述硅层是多晶硅层。
3.根据权利要求1或2所述的方法，其特征在于，所述电阻层是通过硼离子注入而形成的埋入杂质扩散层。
4.根据权利要求1、2或3所述的方法，其特征在于，所述槽通过湿式蚀刻而形成。
5.根据权利要求1、2、3或4所述的方法，其特征在于，形成所述槽之前，在与接触孔形成区域对应的位置上进行离子注入而形成一对接触区域，在所述一对接触区域之间形成所述槽。
6.一种半导体装置的制造方法，该半导体装置具有压电电阻元件，其特征在于，在形成所述压电电阻元件时，在半导体衬底上的与接触孔形成区域对应的位置上进行离子注入而形成一对接触区域；在所述半导体衬底的所述一对接触区域之间形成槽；在所述槽的内部形成与所述半导体衬底不同的导电类型的电阻层；在所述电阻层的上部形成与所述半导体衬底相同的导电类型的硅层；以及在所述一对接触区域上实施布线。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，所述硅层是多晶硅层。
8.根据权利要求6或7所述的半导体装置的制造方法，其特征在于，所述电阻层是通过硼离子注入而形成的埋入杂质扩散层。
9.根据权利要求6、7或8所述的半导体装置的制造方法，其特征在于，所述槽通过湿式蚀刻而形成。
10.一种压电电阻元件，该压电电阻元件形成在半导体衬底内，其特征在于，该压电电阻元件具有一对接触区域，其形成在所述半导体衬底内；电阻层，其是与所述半导体衬底不同的导电类型，且形成于在所述半导体衬底的所述一对接触区域之间形成的槽的内部；以及硅层，其是与所述半导体衬底相同的导电类型，且形成在所述电阻层的上面。
11.根据权利要求10所述的压电电阻元件，其特征在于，所述硅层是多晶硅层。
12.根据权利要求10或11所述的压电电阻元件，其特征在于，所述电阻层是通过硼离子注入而形成的埋入杂质扩散层。
13.根据权利要求10、11或12所述的压电电阻元件，其特征在于，所述槽通过晶体湿式蚀刻而形成。
14.一种半导体装置，该半导体装置具有压电电阻元件，其特征在于，所述压电电阻元件具有一对接触区域，其形成在半导体衬底内；电阻层，其是与所述半导体衬底不同的导电类型，且形成于在所述半导体衬底的所述一对接触区域之间形成的槽的内部；以及硅层，其是与所述半导体衬底相同的导电类型，且形成在所述电阻层的上面。
15.根据权利要求14所述的半导体装置，其特征在于，所述硅层是多晶硅层。
16.根据权利要求14或15所述的半导体装置，其特征在于，所述电阻层是通过硼离子注入而形成的埋入杂质扩散层。
17.根据权利要求14、15或16所述的半导体装置，其特征在于，所述槽通过湿式蚀刻而形成。
全文摘要
本发明提供压电电阻元件及其制造方法。第一课题在于提供受外部电场的影响(表面电场效应)引起的电阻值的变动小的压电电阻元件及其制造方法。并且，第二课题在于提供击穿耐压高且漏电流小的压电电阻元件及其制造方法。制造压电电阻元件的方法的特征在于，该方法包括在半导体衬底上形成槽的工序；在槽内部形成与半导体衬底不同的导电类型的电阻层的工序；在电阻层的上部形成与半导体衬底相同的导电类型的硅层的工序。本发明的第二方式的压电电阻元件的特征在于，具有一对接触区域，其形成在半导体衬底内；电阻层，其是与半导体衬底不同的导电类型，形成于在半导体衬底的一对接触区域之间形成的槽的内部；硅层，其是与半导体衬底相同的导电类型，形成在电阻层上。
文档编号H01L29/66GK101038864SQ20071000428
公开日2007年9月19日 申请日期2007年1月19日 优先权日2006年3月16日
发明者池上尚克 申请人:冲电气工业株式会社