专利名称：控制栅氧化层厚度的方法及半导体器件的制作方法
技术领域：
本发明涉及半导体器件制作工艺，尤其是一种控制栅氧化层厚度的方法 及半导体器件的制作方法。
背景技术：
随着半导体制造技术的飞速发展，为了达到更快的运算速度、更大的数 据存储量以及更多的功能，半导体芯片朝向更高的器件密度、高集成度方向 发展。半导体器件通常包括作为存储器的核心器件和作为逻辑器件的外围电路，其制作方法例如专利号为6797565的美国专利所描述，首先，提供半导体 衬底，所述半导体衬底包括核心器件区域和外围电路区域，在半导体衬底的 外围电路部分形成隔离结构，并进行平坦化处理；之后，在半导体衬底上形 成氧化硅-氮化硅-氧化硅层(ONO )，然后刻蚀去除外围电路的ONO层， 并在外围电路的半导体衬底上形成柵氧化层；之后，在外围电路区域栅氧化 层和核心器件区域的氧化硅-氮化硅-氧化硅层上形成多晶硅栅极；在半导 体衬底内形成源极和漏极；通过字线将外围电路区域以及核心器件区域的栅 极连接起来。其中，在半导体衬底上形成氧化硅-氮化硅-氧化硅层(ONO)，然后 刻蚀去除外围电路的ONO层，并在外围电路的半导体村底上形成栅氧化层的 具体工艺参考附图1至图5所示。如附图l所示，提供半导体衬底，将半导体衬 底分为核心器件区域1 OO和外围电路区域110，核心器件区域1 oo用于形成含有 介质层-捕获电荷层-介质层的三层堆叠结构的存储器，外围电路区域110用 于形成控制存储器的逻辑器件。如图2所示，在半导体衬底的核心器件区域100 和外围电路区域110上形成介质层-捕获电荷层-介质层的三层堆叠结构102，所述介质层-捕获电荷层-介质层的三层堆叠结构102包括形成在半导 体村底上的介质层102a，形成在介质层102a上的捕获电荷层102b以及形成在捕 获电荷层102b上的介质层102c。参考图3所示，在半导体衬底的核心器件区域 100的介质层102c上形成光刻胶层103，之后，如图4所示，去除半导体衬底的 外围电路区域110上的介质层-捕获电荷层-介质层的三层堆叠结构102，去 除工艺采用湿法刻蚀-干法刻蚀-湿法刻蚀工艺，也就是说，去除介质层102a 和介质层103c的工艺为湿法刻蚀，去除捕获电荷层102b的工艺为干法刻蚀， 由于介质层102a的厚度较薄，在30埃至50埃之间，因此，在干法刻蚀捕获电 荷层102b的工艺中，不仅刻蚀去除部分外围电路区域110的介质层102a。而且 还会损伤外围电路区域110的半导体衬底，在半导体衬底表面引入干法刻蚀工 艺中的杂质离子，参考附图5所示，在外围电路区域110的半导体衬底上形成 栅氧化层104,并去除光刻胶层103。在外围电路区域110的半导体衬底上形成 栅氧化层104的工艺中，半导体衬底中的杂质离子可能会阻碍栅氧化层的形 成，导致沉积栅氧化层的速度变慢，用现有沉积栅氧化层的工艺条件，形成 的栅氧化层的厚度小于需要沉积的栅氧化层的厚度，导致形成的逻辑器件的 栅氧化层的厚度发生变化且不易控制，影响逻辑器件的性能稳定。发明内容本发明解决的问题是现有技术在去除外围电路区域的介质层_捕获电荷 层_介质层的三层堆叠结构时对半导体村底产生损伤，在外围电路区域的半 导体衬底上形成栅氧化层的工艺时栅氧化层的形成速度减慢，导致栅氧化层 的厚度发生变化且不易控制的缺陷。为解决上述问题，本发明提供一种控制栅氧化层厚度的方法，包括提供包含核心器件区域和外围电路区域的半导体衬底；在外围电路区域的半导 体村底上形成牺牲氧化层；在核心器件区域的半导体村底上以及外围电路区 域的牺牲氧化层上形成介质层-捕获电荷层-介质层的三层堆叠结构，其中牺牲氧化层上的介质层为第一介质层，捕获电荷层上的介质层为第二介质层； 去除外围电路区域的第一介质层上的捕获电荷层和第二介质层；去除外围电 路区域的半导体衬底上的牺牲氧化层和第一介质层；在外围电路区域的半导 体衬底上形成4册氧化层。其中，所述牺牲氧化层的厚度大于等于60A，较好的是60A至200A。其中，去除外围电路区域的第一介质层上的捕获电荷层的工艺为干法刻蚀。去除外围电路区域的半导体衬底上的牺牲氧化层和第一介质层的工艺为 湿法刻蚀。一种半导体器件的制作方法，包括提供包含核心器件区域和外围电路 区域的半导体衬底；在外围电路区域的半导体衬底上形成牺牲氧化层；在核 心器件区域的半导体衬底上以及外围电路区域的牺牲氧化层上形成介质层-捕获电荷层-介质层的三层堆叠结构，其中牺牲氧化层上的介质层为第一介 质层，捕获电荷层上的介质层为第二介质层；去除外围电路区域的第一介质 层上的捕获电荷层和第二介质层；去除外围电路区域的半导体村底上的牺牲 氧化层和第一介质层；在外围电路区域的半导体衬底上形成栅氧化层；在核 心器件区域的介质层-捕获电荷层-介质层的三层堆叠结构以及外围电路区 域的栅氧化层上形成栅极，在栅极两侧的半导体衬底内形成源极和漏极。其中，所述牺牲氧化层的厚度大于等于60A,较好的是60A至200A。其中，去除外围电路区域的第一介质层上的捕获电荷层的工艺为干法刻蚀。去除外围电路区域的半导体衬底上的牺牲氧化层和第一介质层的工艺为 湿法刻蚀。与现有技术相比，本发明具有以下优点本发明在外围电路区域的半导体衬底上形成牺牲氧化层，并在核心器件 区域的半导体衬底上以及外围电路区域的牺牲氧化层上形成介质层-捕获电 荷层-介质层的三层堆叠结构，采用干法刻蚀工艺去除捕获电子层时，由于 捕获电子层与半导体衬底之间具有牺牲氧化层和第一介质层，因此，避免了 现有技术的缺陷，不会对半导体衬底产生损伤，避免了在外围电路区域的半 导体衬底上形成栅氧化层时影响栅氧化层的形成速率，保证了栅氧化层的厚 度稳定性和质量。由于保证了栅氧化层的厚度稳定性和质量，因此保证了在半导体器件上形成的器件例如CMOS器件的器件性能以及可重复性。本发明的工艺简单，虽然首先在外围电路区域的半导体衬底上形成牺牲 氧化层，但是并没有在整个半导体器件的制作过程中引入新步骤和新工艺， 而且，整个工艺过程中也没有增加新的掩膜板，节省了成本并提高了工艺的 兼容性。
图1至图5是现有技术半导体器件栅氧化层制作方法的截面结构示意图；图6至图15是本发明实施例1半导体器件栅氧化层制作方法的截面结构 示意图；图16是本发明实施例1控制栅氧化层厚度的方法的工艺流程图。
具体实施方式
本发明的本质在于首先在外围电路区域的半导体衬底上形成牺牲氧化 层，随后再按照现有技术同时在核心器件区域的半导体衬底上以及外围电路 区域的牺牲氧化层上形成介质层-捕获电荷层-介质层的三层堆叠结构，由 于外围电路区域的半导体衬底上氧化层的厚度为牺牲氧化层和第一介质层的 总和，因此在采用干法刻蚀工艺去除捕获电荷层时，不会对外围电路区域的 半导体衬底产生损伤，避免了现有技术的缺陷。获电荷层上的介质层为第二介质层；步骤S104，去除外围电路区域的第一匀下面结合附图对本发明的具体实施方式
做详细的说明。 实施例1本发明一种控制逻辑区栅氧化层厚度的方法，参考附图16所示，包括 步骤SlOl，提供包含核心器件区域和外围电路区域的半导体衬底；步骤S102, 在外围电i 各区域的半导体衬底上形成牺牲氧化层；步骤S103,在核心器件区 域的半导体衬底上以及外围电路区域的牺牲氧化层上形成介质层-捕获电荷 层-介质层的三层堆叠结构，其中牺牲氧化层上的介质层为第一介质层，捕介质层上的捕获电荷层和第二介质层；步骤S105,去除外围电路区域的半导体 衬底上的牺牲氧化层和第一介质层；步骤S106，在外围电路区域的半导体衬 底上形成栅氧化层。参考附图6所示，提供半导体衬底，所述半导体衬底包括核心器件区域 200和外围电路区域210，所述半导体衬底较好的是半导体硅，可以为n型或 者P型硅。所述核心器件区域200用于形成含有介质层-捕获电荷层-介质 层的三层堆叠结构的存储器，外围电路区域210用于形成控制存储器的逻辑 器件。首先，在外围电路区域210的半导体衬底上形成牺牲氧化层201,具体工 艺步骤如图6至图9所示。参考图6,在核心器件区域200和外围电路区域 210的半导体衬底上形成牺牲氧化层201,牺牲氧化层201的形成工艺采用现 有技术，例如采用化学气相沉积工艺或者热氧化工艺，较为优选的是热氧化 工艺，例如在900。C至IIO(TC的温度条件下进行热氧化，形成的牺牲氧化层 201的厚度大于等于60埃，较好的为60埃至200埃。所述的牺牲氧化层201牲氧化层201的作用还在于保护外围电路区域的半导体村底，避免在采用千法刻蚀工艺去除外围电路区域的捕获电荷层时损伤半导体衬底，在外围电路 区域的半导体衬底表面引入杂质，从而避免外围电路区域的半导体衬底上形 成的栅氧化层的厚度小于设定厚度，并且避免栅氧化层的厚度不易控制的缺陷。参考附图7所示，在外围电路区域210的牺牲氧化层201上形成光刻胶 层205,参考附图8所示，去除核心器件区域200的半导体衬底上的牺牲氧化 层201，牺牲氧化层201的去除工艺可以采用本领域技术人员熟知的任何现有 技术，本发明的一个具体实施方式
中，采用湿法腐蚀工艺去除牺牲氧化层201，例如采用带有緩冲试剂例如氟化铵的氟化氢溶液去除牺牲氧化层，以在去除 牺牲氧化层201的工艺中对半导体衬底造成尽可能小的损伤，参考附图9所 示，去除光刻胶层205,去除工艺例如采用灰化工艺。参考附图IO所示，在核心器件区域200的半导体衬底上以及外围电路区 域210的牺牲氧化层201上形成介质层-捕获电荷层-介质层的三层堆叠结 构202,为了描述方便，本实施例将其中牺牲氧化层201上的介质层定义为第 一介质层202a，捕获电荷层202b上的介质层为第二介质层202c。所述介质层-捕获电荷层-介质层的三层堆叠结构202较好的是氧化物 -氮化物-氧化物层，即第一介质层202a和第二介质层202c为氧化物，所 述的氧化物层最好的是氧化硅，还可能包括氮化物例如氮氧化硅以及其它可 以优化器件性能的掺杂剂；捕获电荷层202b为氮化物，所述的氮化物可以是 富含硅、氮以及其它可以提高器件性能的掺杂剂例如氧等，最优选的为氮化 硅。所述氧化物-氮化物-氧化物层目前最优化的为氧化硅-氮化硅-氧化 硅。介质层-捕获电荷层-介质层的三层堆叠结构202的形成工艺为现有技 术，例如化学气相沉积法，形成的第一介质层202a的厚度为30A 50A，捕获 电荷层202b的厚度为60A 100A,第二介质层202c的厚度为100A 150A。9参考附图11所示，在核心器件区域200的第二介质层202c上形成光刻胶 层203。参考附图12所示，去除外围电路区域210的第一介质层202a上的捕获 电荷层202b和第二介质层202c，本发明中，去除外围电路区域210的第二介 质层202c的工艺优选湿法刻蚀，例如采用带有緩冲试剂例如氟化铵的氟化氲 溶液去除第二介质层202c，去除捕获电荷层202b的工艺优选干法刻蚀，例如 低压等离子体刻蚀工艺，采用含碳和氟的气体作为刻蚀气体。虽然第 一介质层202a的厚度较小，在10埃至30埃之间，但是，由于外 围电路区域210的第一介质层202a与半导体衬底之间存在牺牲氧化层201, 牺牲氧化层201的厚度大于等于60埃，因此，阻止了在干法刻蚀捕获电荷层 202b的工艺中，干法刻蚀的刻蚀试剂直接进入外围电路区域210的半导体衬 底的缺陷。因此，采用本发明的工艺方法，在外围电路区域210的半导体衬底表面 引入牺牲氧化层201,在干法刻蚀捕获电荷层202b的工艺中，干法刻蚀的刻 蚀试剂不会穿透第一介质层202a和牺牲氧化层201,避免了现有技术中刻蚀 试剂穿透第一介质层202a损伤外围电路区域210的半导体衬底的晶格结构， 并进入外围电路区域210的半导体衬底，在外围电路区域210的半导体衬底 的表面成为杂质离子的缺陷。参考附图13所示，去除外围电路区域210的半导体衬底上的牺牲氧化层 201和第一介质层202a，去除工艺优选采用湿法刻蚀，例如采用带有緩冲试 剂例如氟化铵的氟化氢溶液，以尽可能降低对外围电路区域210的半导体衬 底的损伤。参考附图14，在外围电路区域210的半导体衬底上形成栅氧化层2(H， 本发明优选的栅氧化层204的形成工艺为化学气相沉积法或者热氧化法，最为优选的是采用热氧化法，例如采用低压炉管氧化工艺，在65(TC至850。C的 温度条件下，通入氧化性气体例如氧气等进行热氧化。去除外围电路区域210的半导体衬底上的牺牲氧化层201和第一介质层 202a之后，应尽快进入栅氧化层204的形成工艺，也就是说，使晶圓在大气 环境中停留的时间小于4小时，以减小在形成栅氧化层之前外围电路区域210 的半导体衬底上产生自然氧化层。在形成栅氧化层的工艺中，由于外围电路区域210半导体衬底表面的晶 格结构没有受到损伤，表面性能比较稳定，因此，按照设定的栅氧化层的形 成工艺，完全能够形成设定厚度的栅氧化层。从而使得CMOS能达到设计的要求。参考附图15所示，去除核心器件区域200介质层-捕获电荷层-介质层 的三层堆叠结构202上的光刻胶层，去除工艺例如采用灰化工艺。实施例2本实施例提供一种半导体器件的制作方法，包括提供包含核心器件区 域和外围电路区域的半导体衬底；在外围电路区域的半导体衬底上形成牺牲 氧化层；在核心器件区域的半导体衬底上以及外围电路区域的牺牲氧化层上 形成介质层-捕获电荷层-介质层的三层堆叠结构，其中牺牲氧化层上的介 质层为第一介质层，捕获电荷层上的介质层为第二介质层；去除外围电路区 域的第一介质层上的捕获电荷层和第二介质层；去除外围电路区域的半导体 衬底上的牺牲氧化层和第一介质层；在外围电路区域的半导体衬底上形成栅 氧化层；在核心器件区域的介质层-捕获电荷层-介质层的三层堆叠结构以 及外围电路区域的栅氧化层上形成栅极，在栅极两侧的半导体衬底内形成源 才及和漏才及。本实施例的本质在于按照实施例1设定的工艺在半导体器件的核心器件区域的半导体衬底上形成介质层-捕获电荷层-介质层的三层堆叠结构，并 在半导体存储器的外围电路区域的半导体衬底上形成栅氧化层，以保证形成的栅氧化层的厚度，之后，在半导体器件的核心器件区域形成存储器，在半 导体器件的外围电路区域形成逻辑器件。在半导体器件的核心器件区域的半导体村底上形成介质层-捕获电荷层 -介质层的三层堆叠结构，以及半导体存储器的外围电路区域的半导体衬底 上形成栅氧化层的具体工艺完全参考实施例1的描写。在此不再一一描述。之后，在核心器件区域的介质层-捕获电荷层-介质层的三层堆叠结构 以及外围电路区域的栅氧化层上形成栅极，在栅极两侧的半导体衬底内的源 极和漏极的工艺方法为现有技术中任何形成栅极结构以及源极和漏极的工艺形成的栅才及例如多晶石如败极，采用化学气相沉积法沉积。形成栅极的具 体工艺为在核心器件区域的介质层-捕获电荷层-介质层的三层堆叠结构 以及外围电路区域的栅氧化层上形成多晶硅层，并刻蚀多晶硅层、核心器件 区域的第 一介质层以及外围电路区域的栅氧化层，形成栅极结构。之后，在半导体衬底中进行离子注入，形成源极和漏极，离子注入的深度为现有技术，可根据不同的注入深度要求调整离子注入的能量和剂量。离子注入之后，也可以进行热退火的工艺，使注入的离子更好的分散。最后，去除光刻胶层以及抗反射层。随着半导体器件的逐渐缩小，对于器件的栅极以及栅氧化层的尺寸控制变的越来越重要，本发明通过调整形成栅氧化层的制作工艺，使形成的栅氧 化层的厚度保持稳定，从而保证形成的半导体器件的性能稳定。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本 领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改， 因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1. 一种控制栅氧化层厚度的方法，其特征在于，包括提供包含核心器件区域和外围电路区域的半导体衬底；在外围电路区域的半导体衬底上形成牺牲氧化层；在核心器件区域的半导体衬底上以及外围电路区域的牺牲氧化层上形成介质层-捕获电荷层-介质层的三层堆叠结构，其中牺牲氧化层上的介质层为第一介质层，捕获电荷层上的介质层为第二介质层；去除外围电路区域的第一介质层上的捕获电荷层和第二介质层；去除外围电路区域的半导体衬底上的牺牲氧化层和第一介质层；在外围电路区域的半导体衬底上形成栅氧化层。
2. 根据权利要求1所述控制栅氧化层厚度的方法，其特征在于，所述牺牲氧 化层的厚度大于等于60埃。
3. 根据权利要求2所述控制栅氧化层厚度的方法，其特征在于，所述牺牲氧 化层的厚度为60埃至200埃。
4. 根据权利要求1所述控制栅氧化层厚度的方法，其特征在于，采用干法刻 蚀工艺去除外围电路区域的第一介质层上的捕获电荷层。
5. 根据权利要求1或者4所述控制栅氧化层厚度的方法，其特征在于，采用 湿法刻蚀工艺去除外围电路区域的半导体衬底上的牺牲氧化层和第一介质 层。
6. 根据权利要求1所述控制栅氧化层厚度的方法，其特征在于，采用热氧化 法在外围电路区域的半导体衬底上形成栅氧化层。
7. —种半导体器件的制作方法，其特征在于，包括提供包含核心器件区域和外围电路区域的半导体衬底； 在外围电路区域的半导体衬底上形成牺牲氧化层； 在核心器件区域的半导体衬底上以及外围电路区域的牺牲氧化层上形 成介质层-捕获电荷层-介质层的三层堆叠结构，其中牺牲氧化层上的介质层为第一介质层，捕获电荷层上的介质层为第二介质层；去除外围电路区域的第一介质层上的捕获电荷层和第二介质层； 去除外围电路区域的半导体衬底上的牺牲氧化层和第 一介质层； 在外围电路区域的半导体村底上形成栅氧化层；在核心器件区域的介质层-捕获电荷层-介质层的三层堆叠结构以及 外围电路区域的栅氧化层上形成栅极，在栅极两侧的半导体衬底内形成源极 和漏才及。
8. 根据权利要求7所述半导体器件的制作方法，其特征在于，所述牺牲氧化 层的厚度大于等于60埃。
9. 根据权利要求8所述半导体器件的制作方法，其特征在于，所述牺牲氧化 层的厚度为60至200埃。
10. 根据权利要求7所述半导体器件的制作方法，其特征在于，采用干法刻蚀 工艺去除外围电路区域的第一介质层上的捕获电荷层。
11. 根据权利要求7或者IO所述半导体器件的制作方法，其特征在于，采用湿 法刻蚀工艺去除外围电路区域的半导体衬底上的牺牲氧化层和第 一介质 层。
全文摘要
一种控制栅氧化层厚度的方法，包括提供包含核心器件区域和外围电路区域的半导体衬底；在外围电路区域的半导体衬底上形成牺牲氧化层；在核心器件区域的半导体衬底上以及外围电路区域的牺牲氧化层上形成介质层-捕获电荷层-介质层的三层堆叠结构，其中牺牲氧化层上的介质层为第一介质层，捕获电荷层上的介质层为第二介质层；去除外围电路区域的第一介质层上的捕获电荷层和第二介质层；去除外围电路区域的半导体衬底上的牺牲氧化层和第一介质层；在外围电路区域的半导体衬底上形成栅氧化层。所述方法可以有效控制外围电路区域形成的栅氧化层的厚度。本发明还提供了包含所述栅氧化层的半导体器件的制作方法。
文档编号H01L21/8247GK101246851SQ20071003767
公开日2008年8月20日 申请日期2007年2月13日 优先权日2007年2月13日
发明者丹 徐, 汪宪国, 蔡信裕, 陈文丽 申请人:中芯国际集成电路制造(上海)有限公司