专利名称：存储器元件的制作方法
技术领域：
本发明是有关于一种半导体元件，特别是一种存储器元件布局的集成电路元件。
背景技术：
概括说来，存储器晶片包括一个由存储器单元所构成的阵列，而存储器单元以多条位线(bit line)以及字线(word line)相互连接。字线与位线是用来针对每一个存储器单元读取或是写入二进制数据。每一个存储器单元各自表示一个位的数据。因为每一个存储器单元表示一个位的信息，且这些存储器单元可被连接至其他电路，所以这些存储器单元的电性及操作特性最好是保持一致。
然而，存储器单元的电性及操作特性会随着在存储器单元阵列的布局位置而有所不同。举例来说，位于存储器单元阵列边缘的存储器单元的电性及其操作特性就可能与存储器单元阵列的中心区域的存储器单元有所差异。导致此差异的原因之一为光刻(lithography)的处理过程。一般而言，光刻的处理过程需将光罩(mask)层的图形印刷于一底板上面，之后对于底板执行如离子注入(implanting)或蚀刻(etching)的处理过程。在光刻处理的时候，存储器单元阵列的中心区域的图形密度是跟存储器单元阵列边缘区域是不一样的。目前已发现光罩层的图形密度可能会影响某些步骤，例如蚀刻速率与离子注入的浓度(concentration)。因此在存储器单元趋近同一区域时存储器单元的电性及操作特性较趋近；而沿着存储器单元阵列的边缘(图形密度稀疏)的存储器单元的电性及操作特性则与中心区域(图形密度稠密)的存储器单元有较显著的差异。
另一个导致电性及操作特性的差异的原因为阱区邻近效应(well-proximity effect)。注入光罩(implant masks)，例如图形化的光致抗蚀剂层，为目前用以形成阱(well)结构的方法。在离子注入过程，某些离子可能从注入光罩的边缘散射(scatter)出来然后注入到靠近光罩边缘的硅晶圆(silicon)的表面。这些注入在靠近光罩边缘的离子可能会改变形成于阱中的元件的临界电压(threshold voltage)。因为元件以及其相邻阱的距离可能会不一样而产生不同程度的影响，在存储器单元阵列中心区域的存储器单元的电性及操作特性就可能与存储器单元阵列边缘的存储器单元相异。
导致中心的存储器单元与边缘的存储器单元的电性及操作特性的差异的再一原因为由浅沟隔离(shallow-trench isolations，STIs)引起的应力(stress)。目前浅沟隔离作法为在硅基板(substrate)蚀刻出浅沟槽(trench)，再填入介电质(dielectricmaterial)于浅沟槽(一般为高密度氧化物，例如氧化硅)。然而浅沟隔离可能在靠近沟道区域(channel region)的晶体管产生张力(tensile)或压力(compressive)等应力，而改变像是晶体管附近的临界电压与开/关电流大小的电性及操作特性。上述浅沟隔离对存储器单元的电性及操作特性的影响在存储器单元阵列的边缘更趋明显。
因此，如何使存储器阵列中的存储器单元的电性及操作特性更为一致，就成为业界所追求的目标。
发明内容
为达成上述及其他目的，本发明提出一种存储器元件，包括一个第一存储器单元与一个第二存储器单元以及一个系带单元(strapping cell)。其中，每一个存储器单元具有至少一个P型主动区域(active area)与至少一个N型主动区域。系带单元介于第一存储器单元与第二存储器单元之间，在这些系带单元中具有多个P型系带(strap)而各自连接至第一存储器单元与第二存储器单元的N型主动区域。此外，这些系带单元中更具有多个N型系带且各自连接至第一存储器单元与第二存储器单元的P型主动区域。
本发明又提出一种存储器元件，包括一个第一列的多个存储器单元，一个第二列的多个存储器单元以及一列的多个系带单元。其中，在此列系带单元中的每一个系带单元具有一个第一导电性(conductivity type)的第一系带，此第一系带紧邻第一列与第二列存储器单元中的多个第二导电性主动区域，而该第二系带紧邻该第一列的存储器单元与该第二列的存储器单元的该第一导电性的多个主动区域；以及覆盖多个冗余栅极层(dummy gate layer)于第一系带上，而在一个或多个系带单元中形成多个冗余晶体管。其中上述的第一系带为一个具有第一导电性的第一阱(well)。
依照本发明所述的存储器元件，其中这些冗余晶体管的漏极端点电性耦接至电压源Vss或存储器单元的位线，而冗余晶体管的源极端点与栅极则电性耦接至P阱系带金属层，而P阱系带金属层电性耦接至电压源Vss或一偏压(bias voltage)。
依照本发明所述的存储器元件，其中冗余晶体管的漏极端点电性耦接至电压源Vcc，而冗余晶体管的源极端点与栅极则电性耦接至N阱系带金属层，而N阱系带金属层电性耦接至电压源Vcc或相异于电压源Vcc的一个电压源(voltage source)。
依照本发明所述的存储器元件，其中每一个系带单元更包括具有第一导电性的二个第二系带，且电性连接相邻的存储器单元中具有第一导电性的多个第二主动区域。
依照本发明所述的存储器元件，更包括一个冗余N阱，此冗余N阱相邻于沿着存储器单元阵列的边缘而形成的阱。
依照本发明所述的存储器元件，其中第一阱电性耦接至电压源、预设电压(predetermined voltage)，或浮置(floating)。
依照本发明所述的存储器元件，更包括一条或是一条以上的冗余导线(dummy conductive line)，电性耦接第一系带的其中多个、第二系带的其中多个，或是一条或一条以上的第一系带与第二系带。
依照本发明所述的存储器元件，更包括至少二个连续的晶体管，形成于第一系带与第二系带中，其中晶体管的栅极电性耦接至这些晶体管间的一端点。
依照本发明所述的存储器元件，其中存储器元件为静态随机存取存储器(Static Random Access Memory；SRAM)。
本发明再提出一种存储器元件，包括一列第一列的多个存储器单元、一列第二列的多个存储器单元以及由多个系带单元组成的系带单元的一列。其中每一系带单元具有一个N型导电性的第一区域，此第一区域各自且紧邻第一列存储器单元以及第二列存储器单元的多个P型主动区域。
依照本发明所述的存储器元件，更包括一个P型传导性的第二区域，此第二区域各自且紧邻在第一列存储器单元以及第二列存储器单元中的多个N型主动区域。
依照本发明所述的存储器元件，更包括一个冗余阱区(dummywell)相邻于沿着存储器单元阵列的边缘形成的阱区，其中上述的冗余阱区为冗余N阱区，其电性耦接至电压源Vcc，并且为电性浮置。
依照本发明所述的存储器元件，更包括一条以上冗余导线电性耦接至第一区域的多个、第二区域的多个，第一区域与第二区域的一个或以上。
依照本发明所述的存储器元件，更包括至少二个连续的晶体管，形成于每一个第一区域与第二区域中，其中这些晶体管中的栅极电性耦接至这些连续的晶体管中的一个端点。
综上所述，本发明在两列存储器单元间设有一列系带单元，而系带单元在介于两列存储器单元的N+掺质或P+掺质作用区间之间设有一个P+掺质或N+掺质的系带。因此系带单元在介于存储器单元阵列中的两列存储器单元之间提供了一绝缘架构，而使各个存储器单元产生较为一致的操作特性，而不随着存储器单元位于存储器单元阵列中的位置而改变其特性。
图1为典型6晶体管静态随机存取存储器(6T-SRAM)的示意图。
图2为根据本发明的一实施例绘示的6晶体管静态随机存取存储器的晶体管结构与M1层的平面显示图。
图3a为根据本发明的一实施例绘示的具有一列系带单元的存储器单元阵列的平面显示图。
图3b为根据本发明的另一实施例绘示的具有一列系带单元的存储器单元阵列的平面显示图。
图3c为根据本发明的再一实施例绘示的具有一列系带单元的存储器单元阵列的平面显示图。
图4为根据本发明的一实施例绘示的说明配置一列系带单元于存储器单元阵列的示意图。
图5为根据本发明的一实施例绘示的具有一列系带单元的存储器单元阵列中以导线电性耦接至多个系带的平面显示图。
图6为根据本发明的一实施例绘示的以串联多个晶体管形成系带单元的示意图。
图7为根据本发明的另一实施例绘示的在具有一列系带单元的存储器单元阵列中以导线电性耦接至多个系带的平面显示图。
图8为根据本发明的另一实施例绘示的说明配置一列系带单元与导线于存储器单元阵列的示意图。
图9为根据本发明的再一实施例绘示的在具有一列系带单元的存储器单元阵列中以导线电性耦接至多个系带的平面显示图。
具体实施例方式
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
接着将以6晶体管静态随机存取存储器(6T-SRAM)作为本发明的实施例，以阐明本发明的技术特征。然而，在相同的技术特征下亦可衍生出8晶体管静态随机存取存储器(8T-SRAM)或其他半导体的存储器元件。为让本发明的目的、特征及优点能更明显易懂，下文特举较佳实施例，做详细的说明。然其并非用以限制其范围。
图1为典型6晶体管静态随机存取存储器的示意图。请参照图1，6晶体管静态随机存取存储器包括一个第一传输门晶体管PG-1，一个第二传输门晶体管PG-2，一个第一提升晶体管PU-1，一个第二提升晶体管PU-2，一个第一下降晶体管PD-1，以及一个第二下降晶体管PD-2。其中，第一提升晶体管PU-1与第二提升晶体管PU-2为P沟道型金属氧化物半导体晶体管(PMOS)，其余为N沟道型金属氧化物半导体晶体管(NMOS)。
在上述存储器单元中，节点NODE-1与节点NODE-2为两个互补的节点，因为节点NODE-1与第二提升晶体管PU-2的栅极连接而节点NODE-2与第一提升晶体管PU-1的栅极连接，使得存于两点的数值彼此互补。举例来说，当节点NODE-1为高电位时，第二提升晶体管PU-2以防止电流由电压源Vcc流到节点NODE-2。同时，第二下降晶体管PD-2的栅极被驱动，用以达成将节点NODE-2接地的效果。此外，当节点NODE-2为低电位时，第一提升晶体管PU-1则允许电流由电压源Vcc流到节点NODE-1，且将第一下降晶体管PD-1关闭，以避免节点NODE-1接地。第一传输门晶体管PG-1与第二传输门晶体管PG-2的栅极电性耦接至字线(WL)，用以控制对于存储器单元的数据读取或写入动作。被存放在节点NODE-1与节点NODE-2的数据将通过位线(BL)以及互补位线BLB(BL-COMPLEMENTARY)读取，而位线(BL)以及互补位线(BL-COMPLEMENTARY)电性耦接至一感测放大器(未显示)。
图2为根据本发明的一实施例绘示的6晶体管静态随机存取存储器的晶体管结构与金属层M1的布局平面显示图。请参照图2，图中的存储器单元布局200为图1的6晶体管静态随机存取存储器的布局。多晶硅与主动区域的交会处可以定义出P或N沟道型金属氧化物半导体(PMOS or NMOS)。所以，在P阱(P-well)272中可组成一个第一传输门晶体管PG-1、一个第二传输门晶体管PG-2、一个第一下降晶体管PD-1、以及一个第二下降晶体管PD-2。而在N阱(N-well)270中可组成一个第一提升晶体管PU-1以及一个第二提升晶体管PU-2。另外，粗黑未填满的矩形则代表金属片M1，可用来作为连接线。
第一提升晶体管PU-1与第二提升晶体管PU-2最好皆位于N阱(N-well)270中形成的P沟道型金属氧化物半导体(PMOS)晶体管，而其余的晶体管则最好位于P阱(P-well)272中形成的N沟道型金属氧化物半导体(NMOS)晶体管。第一提升晶体管PU-1以及第二提升晶体管PU-2的源极各自电性耦接至电压源Vcc连接线210以及212。连接线210位于金属层M1并覆盖在第一提升晶体管PU-1上。透过插塞214，第一提升晶体管PU-1接触连接线210，使源极电性耦接至电压源Vcc。同理，第二提升晶体管PU-2透过插塞216与位于金属层M1的连接线212接触，达到将第二提升晶体管PU-2的源极电性耦接至电压源Vcc。
透过一个位于金属层M1上的内部单元、以及插塞221、222、223，第一提升晶体管PU-1的漏极、第一下降晶体管PD-1的漏极、第一传输门晶体管PG-1的漏极、以及第二提升晶体管PU-2与第二下降晶体管PD-2的栅极，都相互电性耦接。相同的，第二提升晶体管PU-2的漏极、第二下降晶体管PD-2的漏极、第二传输门晶体管PG-2的漏极，以及第一提升晶体管PU-1与第一下降晶体管PD-1的多个栅极，都透过一个位于金属层M1上的内部单元连接224以及插塞225、226、227达到相互电性耦接。
第一下降晶体管PD-1的源极端透过Vss连接线228及插塞229而电性耦接至接地端Vss；而第二下降晶体管PD-2的源极端透过Vss连接线230及插塞231而电性耦接至接地端Vss。
第一传输门晶体管PG-1的源极透过连接线232以及插塞233电性耦接至位线BL。第一传输门晶体管PG-1电性耦接至位线BL、第一提升晶体管PU-1的漏极以及第一下降晶体管PD-1的漏极。第一传输门晶体管PG-1的栅极则通过金属层M1的连接线234以及插塞235电性耦接至字线WL。
第二传输门晶体管PG-2的源极则通过连接线236以及插塞237电性耦接至互补位线BLB。同样地，第二传输门晶体管PG-2电性耦接至互补位线BLB、第二提升晶体管PU-2的漏极与第二下降晶体管PD-2的漏极。第二传输门晶体管PG-2的栅极通过在金属层M1上的连接线238与插塞239而电性耦接至字线WL。普通做法之一是定义存储器单元260，如虚线矩型区域所示。本领域普通技术人员将会了解，以上的结构，如同虚线内所显示的，定义了单一一个存储器单元260。这样的存储器单元260也定义了设计存储器时所需的基本结构，如果要产生大容量存储器时，可以复制多个存储器单元260来达成。
图3a为根据本发明的一实施例绘示的具有一列系带单元的存储器单元阵列的平面显示图。请参照图3a，在本发明的一实施例中，存储器单元阵列300包括存储器单元314，如图中深色线矩形所示。而每一个存储器单元314为一储存单元，譬如图2中所述的存储器单元200。图3a省略图2提及的多晶硅、插塞以及金属层等，以便阐明本发明的特征所在。
存储器单元阵列300包括P阱310与N阱312，其中N阱312为虚线围起的区域，而P阱310为介于任两相邻N阱312之间的区域。在P阱310中包括N型主动区域316，他们有被N+掺杂，可用来作为存储器单元314中N型金属氧化物半导体晶体管(NMOS)的漏极/源极。上述的N型主动区域316为图中填有粗体斜线(“/”)图样的垂直矩形区域。而在N阱312中包括P型主动区域318，被P+掺杂质，可用来作为存储器单元314中P型金属氧化物半导体晶体管(PMOS)的漏极/源极。上述的P型主动区域318为图中填有粗体反斜线(“\”)图样的垂直矩形区域。
此外，在两列存储器单元314之间包括一列系带单元320，每一个系带单元320更包括一个P+系带322与一个N+系带324。此P+系带322与N+系带324位于两列相邻的存储器单元314间，且P+系带322的两端与存储器单元314的N型主动区域316相连，而N+系带324的两端与存储器单元314的P型主动区域318相连。
请继续参照图3a，图中每一系带单元320中的P+系带322紧邻位于上方与下方的存储器单元内的N型主动区域316。如此，不需形成绝缘架构(例如浅沟隔离)，便可隔离N型主动区域316，所以可以减少或消除形成隔离架构时所引起的应力问题。同理，每一系带单元320的N+系带324亦紧邻上方与下方的存储器单元内的P型主动区域318，所以隔离存储器单元的P型主动区域318。
在一实施例中，P+系带322及N+系带324各自与P型主动区域318及N型主动区域316用一样的制造方法一起制造。
一阱接触(well contact)可供P+系带322及N+系带324的电性连接点的形成，以做为晶体管的阱区的阱偏压(well bias)端或源极偏压端。
在图3a中也列举了一个可有可无的冗余N阱340。冗余N阱340位于存储器单元阵列300的边缘，大致跟P阱310平行。为了解说上的方便，图3a仅仅显示一个冗余N阱340。其他的冗余N阱，例如可以位于存储器单元阵列300的对面的另一边缘的一冗余N阱，亦可用来增加冗余N阱的数量或是取代图3a中的冗余N阱340。冗余N阱340中的元件图案可以跟N阱312中的元件图案一模样。冗余N阱340中可以有P型主动区域，如同N阱312一般。而N阱312中的系带单元320的部分也可以应用到冗余N阱340。冗余N阱340旁边也可以加入与P阱310一样的冗余P阱(未显示)，其中可以有N型主动区域。而P阱310中的系带单元320的部分也可以应用到冗余P阱(未显示)中。如此，冗余N阱340与冗余P阱中可以提供上下两列冗余存储器单元，如同N阱312与P阱310中的上下两列存储器单元。而系带单元320便可以延伸到两列冗余存储器单元之间。且两列冗余存储器单元中间也可以形成多个冗余晶体管。所谓冗余存储器单元的结构布局跟一般的存储器单元结构布局应该是一样的，只是，所谓冗余存储器单元只是多增加的冗余结构，在电路上并不会用来当作真正的存储器。在一实施例中，冗余N阱340电性耦接至电压源Vcc、另一预定电压或浮置(floating，不接到任何电压)。
目前已经知道，冗余N阱可改善阱区绝缘的程度并平衡阱邻近效应。借此方式，沿着存储器单元阵列的边缘的存储器单元的电性及操作特性则会更趋近于存储器单元阵列的中心的存储器单元。
图3b为根据本发明的另一实施例绘示的具有一列系带单元的存储器单元阵列的平面显示图。请参照图3b，本图与图3a相似，相同的元件请参照图3a对应的编号。本图与图3a相异之处为N型主动区域316与P型主动区域318延伸到系带单元320中。N型主动区域316与P+系带322之间的接点位于系带单元320内。相同的，P型主动区域318与N+系带324之间的接点亦位于系带单元320内。
图3c为根据本发明的再一实施例，绘示的具有一列系带单元的存储器单元阵列的平面显示图。请参照图3c，本图与图3b相似，相同的元件请参照图3b中对应的编号。本图与图3b相异之处为N型主动区域316与P+系带322并不相互紧靠。N型主动区域316停止在近乎系带单元320的末端，且在N型主动区域316与P+系带322之间具有约400到4000的间隙(gap)。依据以上的实施例，还有一些其他可能的结构，在此不再一一详述。
根据本发明的一实施例，图4显示了一存储器单元阵列的配置。一列系带单元周期出现于存储器单元阵列中的相邻两列中。在一较佳实施例中，大约每4到约1024列的存储器单元阵列即会出现一列系带单元，并重复的以上述的排列方式出现于存储器单元阵列中，以符合存储器单元阵列大小的要求。
图4的实施例中中也显示了位线(BL以及BL-COMPLEMENTARY)、电源导线(也就是Vss与Vcc线)、以及字线。在本实施例中，字线平行于列系带单元，而位线以及电压源导线Vcc与Vss(voltage source conductor)则与列系带单元垂直。由上可知，位线、电源导线，以及字线可用一或多层覆盖(overlay)于上的金属层所构成，而且可以有其他种不同的布局图。
图5为图3b中的存储器单元阵列的部分平面显示图，而且具有一或多个冗余系带导线510。在此实施例中，冗余系带导线510置于P+系带322与N+系带324上，以形成P型系带晶体管520以及N型系带晶体管522的栅极，而且可以在形成其他存储器单元晶体管(请参照图1与图2)的栅极时，同时一起被形成。在本实施例中，预设P型系带晶体管520以及N型系带晶体管522的栅极最好连系到两串联的系带晶体管之间。如果P型系带晶体管520以及N型系带晶体管522的栅极彼此透过冗余系带导线510而短路，则P型系带晶体管520以及N型系带晶体管522其中之一的栅极不可以连接到两串联的系带晶体管之间，以避免电压源导线Vcc与Vss的短路。图5所示的两条冗余系带导线510仅用于说明其目的，在此可使用更多或更少的冗余系带导线510，并不限制其范围。
图6为显示P型系带晶体管520与N型系带晶体管522的电路示意图。图6中，冗余N型金属氧化物半导体晶体管的栅极连系在介于两冗余N型金属氧化物半导体晶体管的一点，而冗余P型金属氧化物半导体晶体管的栅极连系在介于两冗余P型金属氧化物半导体晶体管的一点。使用本设计可依特殊的设计需求来协助冗余N型金属氧化物半导体晶体管(NMOS)的阱偏压或源极偏压。
图7为根据本发明的另一实施例绘示，显示图5中的冗余系带导线510的另一种可能的配置。如同图7所示，在本实施例中，冗余系带导线510可分割为多段，并允许对多个冗余晶体管给予不同的偏压。本领域普通技术人员可知，还有其他不同的配置可以使用。
图8为根据本发明的另一实施例绘示，为一具有冗余系带导线(例如图5与图7中的冗余系带导线510)的存储器单元阵列。图8的实施例与图4的实施例相似，不同之处在于本实施例中N阱系带金属层810以及P阱系带金属层820覆盖在系带单元的一列上，以提供系带晶体管之间栅极与节点的电性连接。
图9为根据本发明的另一实施例绘示，为具有系带单元的一存储器单元阵列。图9的本实施例中的存储器单元阵列与图7阐明的存储器单元阵列相似，其中相同的元件请参照图7中对应的编号。须注意的是，图9中的系带单元中的结构跟图3c中的结构有部分类似。特别是，N型主动区域316止于近乎系带单元320的边缘，并在N型主动区域316以及P+系带322之间形成一间隙(gap)。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下200存储器单元布局210、212、228、230、232、234、236、238连接线214、216、221、222、223、225、226、227、229、231、233、235、237、239插头220、224内部单元连接200、260、314存储器单元300存储器单元阵列270、312N阱340冗余N阱272、310P阱316N型主动区域318P型主动区域320系带单元322P+系带324N+系带510冗余系带导线
520P型系带晶体管522N型系带晶体管810N阱系带金属层820P阱系带金属层BL位线BLB互补位线WL、234、238字线PG-1第一传输门晶体管PG-2第二传输门晶体管PU-1第一提升晶体管PU-2第二提升晶体管PD-1第一下降晶体管PD-2第二下降晶体管NODE-1、NODE-2节点Vcc电压源Vss电压源
权利要求
1.一种存储器元件，其特征在于，该存储器元件包括一第一存储器单元与一第二存储器单元，每一存储器单元具有至少一P型主动区域与至少一N型主动区域；以及一系带单元，该系带单元介于该第一存储器单元与该第二存储器单元之间，其中该系带单元具有多个P型系带而各自连接至该第一存储器单元与该第二存储器单元的所述N型主动区域，以及多个N型系带各自连接至该第一存储器单元与该第二存储器单元的所述P型主动区域。
2.一种存储器元件，其特征在于，该存储器元件包括一第一列的多个存储器单元；一第二列的多个存储器单元；一列的多个系带单元，其中每一所述系带单元具有一第一导电性的一第一系带以及一第二导电性的一第二系带，该第一系带紧邻该第一列的存储器单元与该第二列的存储器单元的该第二导电性的多个主动区域，而该第二系带紧邻该第一列的存储器单元与该第二列的存储器单元的该第一导电性的多个主动区域；以及多个冗余栅极层覆盖在该第一系带上，而在一个或多个所述系带单元中形成多个冗余晶体管；其中该第一系带是位于具有该第一导电性的一第一阱。
3.根据权利要求2所述的存储器元件，其特征在于，所述冗余晶体管的一漏极端点是电性耦接至电压源Vss或一存储器单元的位线，其中所述冗余晶体管的一源极端点与一栅极是电性耦接至一P阱系带金属层，而该P阱系带金属层是电性耦接至电压源Vss，或一偏压。
4.根据权利要求2所述的存储器元件，其特征在于，所述冗余晶体管的一漏极端点是电性耦接至电压源Vcc，其中所述冗余晶体管的一源极端点与一栅极是电性耦接至一N阱系带金属层，而该N阱系带金属层是电性耦接至电压源Vcc，或相异于电压源Vcc的一电压源。
5.根据权利要求2所述的存储器元件，其特征在于，更包括一冗余N阱，该冗余N阱为沿着该存储器单元阵列的该边缘而形成的一阱。
6.根据权利要求2所述的存储器元件，其特征在于，该第一阱是电性耦接至电压源Vcc、一预设电压或浮置。
7.根据权利要求2所述的存储器元件，其特征在于，更包括一条或是以上的冗余导线，电性耦接所述第一系带的其中多个、所述第二系带的其中多个或所述第一系带与所述第二系带的其中一个或多个。
8.根据权利要求2所述的存储器元件，其特征在于，更包括至少二连续的晶体管，形成于每一所述第一系带与所述第二系带中。
9.根据权利要求2所述的存储器元件，其特征在于，所述晶体管的栅极是电性耦接至所述晶体管间的一端点。
10.根据权利要求2所述的存储器元件，其特征在于，该存储器元件是一静态随机存取存储器。
11.一种存储器元件，其特征在于，该存储器元件包括一第一列的多个存储器单元；一第二列的多个存储器单元；以及一列的多个系带单元，其中每一所述系带单元具有一N型导电性的一第一区域以及一P型导电性的一第二区域，该第一区域各自且紧邻该第一列存储器单元以及该第二列存储器单元的多个P型主动区域，而该第二区域各自且紧邻该第一列存储器单元以及该第二列存储器单元的多个N型主动区域。
全文摘要
本发明提出一种存储器元件，特别涉及一种带有系带单元的存储器元件。此存储器元件包括一个第一存储器单元、一个第二存储器单元以及一个系带单元。每一个第一存储器单元以及第二存储器单元中具有至少一个P型主动区域以及至少一个N型主动区域。系带单元介于第一存储器单元与第二存储器单元之间，此系带单元具有多个P型系带连接至第一存储器单元与第二存储器单元的N型主动区域，以及具有多个N型系带连接至第一存储器单元与第二存储器单元的P型主动区域。本发明所提供的存储器元件，系带单元可形成多个晶体管，而在被连系的两存储器单元之间提供额外的绝缘，而使各个存储器单元产生较为一致的操作特性。
文档编号H01L27/12GK101026166SQ20071007991
公开日2007年8月29日 申请日期2007年2月16日 优先权日2006年2月24日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司