专利名称：制造场效应晶体管的方法以及半导体结构的制作方法
技术领域：
本发明一般涉及半导体器件，例如场效应晶体管(FET)器件。更具体地说，本发明涉及制造半导体器件例如具有增强性能的场效应晶体管器件的有效方法。
背景技术：
集成电路通常包括作为有源开关元件的场效应晶体管器件。为了降低功率消耗，场效应晶体管被典型地被设置为互补掺杂对。各种因素影响场效应晶体管器件性能。这些因素的非限制实例包括尺寸、组分材料、机械应力效应和与掺杂相关的因素。
最近，注意已经集中在当制造场效应晶体管器件时与栅电极的构成相关的性能效应。为此，因为全硅化(fully silicided)栅电极通常具有增强的导电性，利用全硅化栅电极制造的场效应晶体管器件是所希望的，且它们不易于发生多晶硅掺杂耗尽现象。与其它栅电极材料相比，全硅化栅电极还具有其它性能优点。
本领域中已知采用硅化栅电极的各种场效应晶体管结构及其制造方法。
例如，Xiang等人在美国专利6,562,718中公开了一种制造具有全硅化栅电极的场效应晶体管结构的方法。在′718专利中所公开的方法采用了位于场效应晶体管结构中的硅化源极/漏极区域对上而不是部分硅化栅电极上的屏蔽层，所以部分硅化栅电极可以完全硅化而不影响硅化源极/漏极区域。
另外，Gong等人在美国专利6,902,994中公开了另外一种制造具有全硅化栅电极的场效应晶体管结构的方法。在′994专利中所公开的方法提供了在去除了用于在形成加高的源极/漏极区域对时保护硅栅电极的帽层后对加高的源极/漏极区域对和硅栅电极的同时硅化。
此外，Lin等人在美国专利6,905,922中公开了一种在场效应晶体管结构中制造双全硅化栅电极的方法。该现有方法采用了当全硅化栅电极时形成在硅化源极/漏极区域对上的保护层。
另外，Wen等人在美国专利申请公开号2005/0156238中还公开了一种硅化栅场效应晶体管结构及其制造方法。Wen等人的方法提供了当在场效应晶体管器件中硅化硅栅电极时保护硅化源极/漏极区域对。
最后，Bu等人在美国专利申请公开号2005/0215055中还公开了一种硅化栅场效应晶体管结构及其制造方法。Bu等人的方法提供了在硅化源极/漏极区域对之前形成硅化栅电极。
随着半导体器件技术继续发展，制造具有增强性能的场效应晶体管器件的需要继续存在。为此，具有硅化栅电极的其它场效应晶体管结构及其制造方法是所希望的。
发明内容
本发明提供了一种半导体结构，具体地说，场效应晶体管结构，及其制造方法。
根据本发明的半导体结构包括具有使源极/漏极区域对隔离的沟道区域的半导体衬底。该结构还包括位于所述沟道区域上方的栅电极。在所述结构中，所述栅电极的顶面不高于所述源极/漏极区域对的顶面。
制造本发明的结构的一种方法包括在其上至少包括具有第一厚度的栅电极的半导体衬底中形成延伸区域。当形成所述延伸区域时，所述栅电极用作掩模。该方法还包括采用所述栅电极和邻近其形成的水平隔离物层作为掩模，在所述半导体衬底中形成本体(intrinsic)源极/漏极区域。最后，该方法还包括将所述栅电极蚀刻至小于所述第一厚度的第二厚度，从而形成厚度减小的栅电极。
制造根据本发明的半导体结构的另一种方法包括在其上至少包括栅电极叠层的半导体衬底中形成延伸区域。当形成所述延伸区域时，所述栅电极叠层用作掩模。所述栅电极叠层包括厚度减小的栅电极、在所述厚度减小的栅电极上的蚀刻停止层以及在所述蚀刻停止层上的垂直隔离物层。该方法还包括采用所述栅电极叠层和邻近其形成的水平隔离物层作为掩模，在所述半导体衬底中形成本体源极/漏极区域。最后，该方法包括采用所述蚀刻停止层作为停止层，从所述栅电极叠层剥离所述垂直隔离物层，然后进一步剥离所述蚀刻停止层以使所述厚度减小的栅电极暴露。
在上述结构及其形成方法中，栅电极或厚度减小的栅电极可以被完全硅化。
结合如下所述的对优选实施例的说明，将理解本发明的目的、特征和优点。结合形成该公开的材料部分的附图，将理解对优选实施例的说明。
图1至图8示出了说明在制造根据本发明第一实施例的场效应晶体管器件时的渐进阶段的结果的一系列示意性截面图。
图9至图17示出了说明在制造根据本发明第二实施例的场效应晶体管器件时的渐进阶段的结果的一系列示意性截面图。
具体实施例方式
下面将更详细地说明本发明，其提供了一种具有减小的栅厚度的半导体结构及其制造方法。
首先参考图1-8，其示出了示例在制造根据本发明第一实施例的场效应晶体管器件时的渐进阶段的结果的一系列示意性截面图。
图1示出了具有位于半导体衬底10中的延伸区域对12a和12b的半导体衬底10。延伸区域对12a和12b被在半导体衬底10中的沟道区域隔离。位于沟道区域上方的是栅电极叠层13。栅电极叠层13包括在半导体衬底10中的沟道区域上依次层叠的(1)栅极电介质14；(2)位于栅极电介质14上的硅栅电极16；以及(3)位于硅栅电极16上的帽层22。
上述半导体衬底10的各层和结构可以包括材料，具有大小并且采用在半导体制造领域中常规的方法形成。
半导体衬底10可以包括半导体材料，该半导体材料包括但不限于硅、锗、硅-锗合金、碳化硅、碳化硅-锗合金或化合物半导体材料。化合物半导体材料的非限制性实例包括砷化镓、砷化铟和磷化铟半导体材料。半导体衬底10可以包括(如图1概括示出的)体半导体衬底或者它可以可选地包括绝缘体上半导体衬底(当半导体衬底10另外包括和示出了使半导体衬底10中的下基底(lower base)半导体衬底与表面半导体层隔离的掩埋电介质层时，如可在图1中更具体示出的)。半导体衬底10还可以包括混合取向技术的半导体衬底，其还包括具有不同结晶学取向的多个区域。
延伸区域对12a和12b包括适合于根据第一实施例制造的所希望的场效应晶体管的极性的N或P极性掺杂剂。采用栅电极叠层13(以及特别地硅栅电极16)作为掩模，并采用在半导体制造领域中一般常规的离子注入方法和材料，在半导体衬底10中形成延伸区域对12a和12b。延伸区域对12a和12b典型地具有N或P极性。各延伸区域对12a和12b典型地是采用每平方厘米约1e15至约2e15掺杂剂原子的掺杂剂剂量形成的。
栅极电介质14可以包括一般常规的电介质材料，例如具有在真空中测得的约4至约20的介电常数的氧化硅、氮化硅和氧氮化硅。可选地，栅极电介质14通常可以包括其介电常数为20至至少约100的较高介电常数的电介质材料。这种较高介电常数的电介质材料可以包括但不限于氧化铪、硅酸铪、氧化钛、稀土氧化物、钛酸钡锶(BST)和锆钛酸铅(PZT)。电介质材料可以采用包括但不限于热或等离子体沉积或退火方法、化学气相沉积方法、原子层沉积方法以及物理气相沉积方法的方法形成。典型地，栅极电介质14包括具有约10至约70埃的厚度的热氧化硅材料。
硅栅电极16可以包括多种硅材料以及其锗浓度为约零至约零至约100原子百分比的硅-锗合金材料中的任何一种。可选地，硅栅电极16可以包括层压体，其包括锗再加上多种硅材料中的任何一种。硅或硅-锗合金材料可以包括但不限于多晶材料和非晶材料。多晶硅和硅-锗合金材料是最常见的。硅栅电极16可以采用本领域中常规的方法沉积。这样的方法可以包括但不限于化学气相沉积方法和物理气相沉积方法。典型地，硅栅电极16包括具有约700至约1000埃厚度的多晶硅材料。
帽层22可以包括多种帽材料中的任何一种。典型地，帽层22包括电介质帽材料。氧化硅、氮化硅和氧氮化硅电介质帽材料是常见的。氮化硅帽材料是一般所希望的且因此是常见的。帽层22可以采用被用于沉积栅极电介质14和硅栅电极16的一般常规方法沉积。典型地，帽层22具有约200至约400埃的厚度。
为了制造图1中示出的半导体结构，首先提供半导体衬底10。在半导体衬底10上或上方顺序地形成均厚的(blanket)栅极电介质层、均厚的硅层和均厚的帽层。然后，采用构图的光致抗蚀剂层(未示出)作为蚀刻掩模层，顺序地构图上述均厚层，以提供图1中示出的栅电极叠层13。然后，将栅电极叠层13用作用于在半导体衬底10中形成延伸区域对12a和12b的离子注入掩模。
图2示出了邻近且邻接栅极电介质14、栅电极16和帽层22的一对相反侧壁的水平隔离物层对24a和24b，由此提供隔离物包覆(clad)栅电极叠层13′。应理解，水平隔离物层对24a和24b是用于截面示出的。在自顶向下视图中，水平隔离物对形成了存在于栅极叠层区域周围的单个隔离物。
水平隔离物层对24a和24b可以隔离物材料，该隔离物材料包括但不限于导体隔离物材料、半导体隔离物材料和电介质隔离物材料。电介质隔离物材料是最常见的，但导体隔离物材料也是已知的。还已知电介质隔离物材料和导体隔离物材料的叠层。典型地，隔离物层对24a和24b是采用均厚的隔离物材料层沉积和各向异性回蚀刻方法形成的。该均厚的隔离物材料层可以采用多种方法中的任何一种沉积。非限制性实例包括热或等离子体氧化或氮化方法、化学气相沉积方法和物理气相沉积方法。
图2还示出了位于半导体衬底10中且合并了延伸区域对12a和12b的本体(intrinsic)源极/漏极区域对12a′和12b′。本体源极/漏极区域对12a′和12b′是将(特别地包括硅栅电极16的)隔离物包覆栅电极叠层13′用作掩模，采用第二离子注入方法形成的。注入的是具有与形成图1中示出的延伸区域对12a和12b时所采用的相同极性的离子。典型地，本体源极/漏极区域对12a′和12b′被注入，以提供每立方厘米约1e18至约1e22掺杂剂原子的浓度。在特定条件下，(例如，特别地具有如下讨论的加高的源极/漏极区域)，本体源极/漏极区域对12a′和12b′的结深度不必比延伸区域对12a和12b的结深度深。
本领域的技术人员可理解，水平隔离物层对24a和24b的水平尺寸控制着被并入本体源极/漏极区域对12a′和12b′的延伸区域对12a和12b的水平偏移和延伸。而当水平隔离物层对24a和24b是采用均厚层沉积和各向异性回蚀刻方法形成的时，水平隔离物层对24a和24b的水平尺寸是由包括栅电极16的栅电极叠层13的高度控制的。因此，为了提供延伸区域对12a和12b的相对于本体源极/漏极区域对12a′和12b′的较宽的水平偏移，图1中示出的栅电极叠层13必须较高。
图3示出了位于本体源极/漏极区域对12a′和12b′上的加高的源极/漏极层对26a和26b。根据本实施例和本发明，将(1)本体源极/漏极区域对12a′和12b′本身；或者(2)包括与加高的源极/漏极层26a和26b层压的本体源极/漏极区域12a′和12b′的层压对规定为“源极/漏极区域”对。图3还示出了位于加高的源极/漏极层对26a和26b上的保护层对28a和28b。
加高的源极/漏极层对26a和26b典型地具有与本体源极/漏极区域对12a′和12b′相同的结晶取向。加高的源极/漏极层对26a和26b典型地采用外延化学气相沉积方法形成。该方法可以提供加高的源极/漏极层对26a和26b的本体掺杂(即，与本体源极/漏极区域对12a′和12b′相同的极性)。可选地，随后，加高的源极/漏极层对26a和26b可以采用例如但不限于离子注入方法和热扩散方法的方法掺杂。
另外，尽管加高的源极/漏极层对26a和26b典型地包括与本体源极/漏极区域对12a′和12b′相同的半导体材料，本实施例或本发明都不局限于此。相反地，尤其在加高的源极/漏极层对26a和26b可以帮助向其示意性截面图示于图3的场效应晶体管的沟道区域中提供机械应力或应变的情况下，加高的源极/漏极层对26a和26b可以包括不同的半导体材料。典型地，加高的源极/漏极层对26a和26b各具有约200至约1000埃的厚度。
保护层对28a和28b可以包括多种保护材料中的任何一种，保护材料包括但不限于导体保护材料和电介质保护材料。保护层对28a和28b被规定为与加高的源极/漏极层对26a和26b相关的硅化物保护层对。保护层对28a和28b可以采用多种方法中的任何一种形成。非限制性实例包括热或等离子体氧化方法或氮化方法、化学气相沉积方法以及物理气相沉积方法。如图3所示，保护层对28a和28b优选具有相对于加高的源极/漏极层对26a和26b的保形形状。如各保护层28a和28b的具体形状所暗示的，它们优选地是选择性地形成的。优选地，采用热氧化方法，以提供包括具有约100至约300埃厚度的热氧化硅材料的保护层对28a和28b。在形成保护层28a和28b期间，帽层22保护硅栅电极16的顶部不被氧化。
图4首先示出了将帽层22从图2和图3中示出的隔离物包覆栅电极叠层13′剥离的结果。图4还示出了蚀刻硅栅电极16以形成厚度减小的硅栅电极16′的结果。帽层22可以采用适合于其组分材料的方法和材料剥离。该方法和材料可以包括但不限于湿法化学方法和材料、干法等离子体方法和材料以及它们的组合方法和材料。当帽层22包括优选的氮化硅材料时，可以采用在升高的温度下(典型地约80℃至约90℃，但还可能在更高的温度下)的含水的磷酸蚀刻剂，或者可选地采用具有为上述蚀刻特征设计的蚀刻剂气体组分的等离子体蚀刻方法，相对于隔离物层对24a和24b、保护层对28a和28b以及硅栅电极16，选择性地剥离帽层22。
可选地，如果帽层22和隔离物层24a和24b均由相同的材料(例如氮化硅材料)形成，那么单个蚀刻步骤(例如但不限于干法等离子体蚀刻步骤或湿法化学蚀刻步骤)可以使栅电极16的顶部同时暴露，并减小隔离物层24a和24b的高度。如果继续这样的蚀刻，隔离物层的高度可以凹陷到由图4中示出的点线表示的高度，由此提供了高度减小的隔离物层24c和24d。可选地，当帽层22与隔离物层24a和24b由具有不同的蚀刻选择性的材料构成时，相同的隔离物层凹陷也可以通过分别的蚀刻加工步骤实现。
而且采用可以是湿法化学蚀刻剂或合适的干法等离子体蚀刻剂的合适的蚀刻剂，可以蚀刻栅电极16以形成厚度减小的栅电极16′。典型地，采用其中采用含氯蚀刻剂气体组分的各向异性等离子体蚀刻方法，蚀刻栅电极16以形成厚度减小的栅电极16′。根据上述公开，栅电极16优选地具有约700至约1000埃的厚度。蚀刻栅电极16，以形成优选地具有约50至约500埃厚度的厚度减小的栅电极16′。
在特别有利的实施例中，帽层22由氮化物构成，并通过对二氧化硅保护层28a和28b是选择性的各向异性氮化物等离子体蚀刻去除，然后，将蚀刻化学转换为如上所述的蚀刻硅栅电极16的第二蚀刻化学。第二蚀刻化学对二氧化硅保护层28a和28b选择性地蚀刻硅栅电极16。蚀刻氮化物的第一蚀刻化学可以包括在约20至约40mTorr的总压力下以及在约400W至约500W的等离子体功率下，优选比例为约1∶3∶4至约1∶1∶2的CH3F/O2/He混合物。蚀刻硅的第二化学蚀刻可以包括含氯等离子体。当与低于100W的低偏置功率耦合时，采用约10至约50mTorr的总压力以及约200至约400W的等离子体功率的比率为约1∶1至约4∶1的SF6/C12混合物是有利的。
在第一种情况下，图4的示意性截面图部分地示出了根据本发明第一实施例的场效应晶体管。与图1中示出的硅栅电极16相比，该场效应晶体管具有高度减小的硅栅电极16′。如以上所公开的，(包括硅栅电极16的)栅电极叠层13的厚度部分地确定水平隔离物层对24a和24b的水平尺寸，水平隔离物层对24a和24b用于确定并入本体源极/漏极区域对12a′和12b′的延伸区域对12a和12b的水平延伸尺寸。然而，为了降低栅电极电容，较薄的栅电极是所希望的。因此，第一实施例(1)在栅电极叠层13中采用了较厚的硅栅电极16，以形成希望的相对较宽尺寸的隔离物层对24a和24b；并且(2)随后减薄硅栅电极16，以提供厚度减小的硅栅电极16′，该厚度减小的硅栅电极16′提供了降低的栅电容。与隔离物层24a和24b以及硅栅电极16的组分材料无关地(即可以采用除了硅以外的栅电极)实现了本发明的上述方面。也在加高的源极/漏极层对26a和26b的情况下实现了本发明的上述方面。加高的源极/漏极层对26a和26b具有足够的高度，以使厚度减小的硅栅电极16′可以不高于，或者可选地低于它。而且，可以可选地通过合适的蚀刻步骤将隔离物层24a和24b的高度降低至由点线表示的高度，点线表示高度降低的隔离物层24c和24d。高度降低的隔离物层24c和24d的最终高度可以低于加高的源极/漏极层26a和26b的高度。
上述(1)第一实施例的隔离物层宽度和延伸区域位置方面；以及(2)第一实施例的厚度减小的硅栅电极电容降低方面，构成了第一实施例的最初方面。第一实施例的其它方面是包括“源极/漏极区域”的加高的源极/漏极层26a和26b与厚度减小的硅栅电极16′之间的高度差异。第一实施例的其它方面是包括“源极/漏极区域”的加高的源极/漏极层26a和26b与可选的高度减小的隔离物层24c和24d之间的高度差异。然而，上述方面未完成第一实施例。此外，第一实施例的另一方面被示例为属于对其示意性截面图示于图4的半导体结构的进一步加工。进一步加工示于图5至图8的示意性截面图中。
图5示出了位于其示意性截面图示于图4的半导体结构上的金属硅化物形成金属层30。
金属硅化物形成金属层30可以包括多种金属硅化物形成金属中的任何一种。非限制性实例包括钛、钨、钴、镍、钒和铂金属硅化物形成金属。还包括的是包括上述金属硅化物形成金属的合金。金属硅化物形成金属层30可以采用多种方法中的任何一种沉积而成。非限制性实例包括蒸发和其它物理气相沉积方法以及化学气相沉积方法。优选地，当与金属硅化物形成金属层30接触地热退火厚度减小的硅栅电极16′时，金属硅化物形成金属层30具有足以完全消耗厚度减小的硅栅电极16′的厚度。典型地，为了实现上述的厚度减小的硅栅电极16′的完全消耗，金属硅化物形成金属层30具有约20至约3000埃的厚度。如果存在，高度减小的隔离物层对24c和24d在金属硅化物形成金属层30的沉积期间还降低了与其邻接的将要被部分填充的间隙对的高宽比。另外，高度减小的隔离物层对24c和24d的存在还降低了厚度减小的硅栅电极16′或由其形成的硅化物栅电极的边缘电容(fringing capacitance)。
图6示出了由热退火与示于图5的金属硅化物形成金属层30接触的厚度减小的硅栅电极16′而产生的硅化物栅电极15。图6还示出了当形成硅化物栅电极15时，由金属硅化物形成金属层30的部分消耗产生的部分消耗的金属硅化物形成金属层30′。为了形成硅化物栅电极15，在约300℃至约800℃的温度下，典型地热退火图5的半导体结构约30秒至约30分钟的时间周期。可选地还可以采用可操作的热退火方法和条件。
特定硅化物相的形成可以完全消耗金属硅化物形成金属层30。具体硅化物相由金属选择、对给定厚度的硅化物栅电极15的金属沉积量以及退火温度确定。而且，当至少一部分厚度减小的硅栅电极16′包括锗材料时，如果金属硅化物形成金属层30也易于形成金属锗化物，则形成金属锗化物。
图7示出了将部分消耗的金属硅化物形成金属层30′以及保护层对28a和28b从图6的半导体结构剥离的结果。可以采用对其组分适合的方法和材料剥离部分消耗的金属硅化物形成金属层30′。非限制性实例包括湿法化学蚀刻方法、干法等离子体蚀刻方法和它们的组合方法。含水的酸性湿法化学蚀刻方法尤其常见。具体的酸性组分和混合物典型地具有与具体的金属硅化物形成金属相关的特征。相似地，可以采用对其组分材料特定的方法和材料剥离保护层对28a和28b。非限制性方法包括湿法化学方法、干法等离子体方法和它们的组合方法。当保护层对28a和28b包括氧化硅材料时，它们可以采用含水的氢氟酸蚀刻剂或者可选地采用含氟的蚀刻剂气体组分的等离子体蚀刻方法剥离。
图8示出了位于部分消耗的加高的源极/漏极层对26a′和26b′上的硅化物层对32a和32b。
硅化物层对32a和32b可以包括与包括硅化物栅电极15的硅化物材料类似的、等价的或相同的硅化物材料。可以采用用于形成硅化物栅电极15的类似的自对准的硅化物(即salicide)方法(即均厚层沉积、热退火和多余金属剥离)形成硅化物层对32a和32b。硅化物层对32a和32b优选地具有约50至约200埃的厚度。因此，当形成硅化物层对32a和32b时，部分消耗的加高的源极/漏极层对26a′和26b′的完全消耗是不希望的。
最后，在第一实施例中，当形成硅化物栅电极15时，在硅化高度减小的硅栅电极16′之后，形成位于部分消耗的加高的源极/漏极层26a′和26b′上的硅化物层对32a和32b。
图8示出了根据本发明第一实施例的场效应晶体管的示意性截面图。该场效应晶体管具有(1)由比较宽的水平隔离物层对24a和24b引起的在本体源极/漏极区域对12a′和12b′中的所希望的比较宽的延伸区域偏移；(2)由减薄硅栅电极16以形成厚度减小的硅栅电极16′引起的所希望的比较低的栅电极电容；(3)通过使厚度减小的硅栅电极16′与金属硅化物形成金属层30反应以形成硅化物栅电极15引起的所希望的比较低的栅电极电阻；以及(4)一般反转的形貌图，其中厚度减小的硅栅电极16′或硅化物栅电极15具有不高于或者可选地低于包括“源极/漏极区域”对的加高的源极/漏极层对26a和26b的厚度。可选地，还可以包括高度减小的隔离物层对24c和24d以限制栅电极边缘电容。
图9至图17示出了说明在制造根据本发明第二实施例的场效应晶体管器件时的渐进阶段的结果的一系列示意性截面图。
图9至图17示出的本发明的第二实施例一般与图1至图8示出的本发明的第一实施例相关。然而，作为一个例外，(与图1中示出的栅电极叠层13相比，)图9中示出的栅电极叠层13″包括(1)栅极电介质14；(2)位于栅极电介质14上的厚度减小的硅栅电极16′；(3)位于厚度减小的硅栅电极16′上的蚀刻停止层18；(4)位于蚀刻停止层18上的垂直隔离物层16″；以及(5)位于垂直隔离物层16″上的帽层22。
在栅电极叠层13″中的上述层中，栅极电介质14、厚度减小的硅栅电极16′和帽层22是与第一实施例中的相同指定层类似、等价或相同的。注意新引入的蚀刻停止层18和垂直隔离物层16″。
蚀刻停止层18旨在提供与垂直隔离物层16″的蚀刻和去除相关的蚀刻停止特性。因此，蚀刻停止层18可以包括半导体制造领域中常规的蚀刻停止材料。非限制性实例包括导体蚀刻停止材料、半导体蚀刻停止材料和电介质蚀刻停止材料。最常见的是电介质蚀刻停止材料，更特别常见的是氧化硅或氮化硅电介质蚀刻停止材料。可以采用多种方法中的任何一种形成蚀刻停止材料。包括热或等离子体氧化或氮化方法、化学气相沉积方法和物理气相沉积方法。优选地，蚀刻停止层18包括具有约20至约70埃厚度的氮化硅或热氧化硅材料。
垂直隔离物层16″可以类似地包括多种隔离物材料的任何一种。非限制性实例包括导体隔离物材料、半导体隔离物材料和电介质隔离物材料。优选地，在第二实施例中，垂直隔离物层16″包括具有与厚度减小的硅栅电极16′的组分类似、等价或相同的组分的硅隔离物材料。这样的硅隔离物材料可以采用与用于沉积高度减小的硅栅电极16′相同的方法和材料以及附加插入的热氧化工艺步骤沉积而成。在第二实施例中，蚀刻停止层18和垂直隔离物层16″将共同典型地具有约500至约950埃的厚度。
除了在栅电极叠层13(图1)与栅电极叠层13″(图9)之间的上述结构差异外，图10与图2相关，而隔离物包覆栅电极叠层13′(图2)与隔离物包覆栅电极叠层13(图10)之间产生类似的差异。
图11与图3相关，示出了加高的源极/漏极层对26a和26b以及保护层28a和28b的类似或等价存在。在第二实施例中，在蚀刻停止层18以及保护层对28a和28b包括相同材料例如优选的氧化硅材料的情况下，保护层对28a和28b可以希望地具有与蚀刻停止层18相比增大的厚度。
图12示出了将帽层22和垂直隔离物层16″从其示意性截面图示于图11的半导体结构剥离的结果。在上述第一实施例中，更详细地讨论了用于剥离帽层22的方法和材料。当隔离物层16″由硅材料形成时，用于剥离隔离物层16″的方法和材料与根据第一实施例用于蚀刻硅栅电极16以产生厚度减小的硅栅电极16′的方法类似、等价或相同。而且，根据第一实施例，隔离物层24a和24b的高度可以可选地通过蚀刻减小，如虚线24c和24d所示。为形成高度减小的隔离物层24c和24d而对隔离物层24a和24b的蚀刻可以在暴露厚度减小的硅栅电极16′之前或之后进行。
主要地，第二实施例由此与第一实施例的不同之处在于当最后暴露厚度减小的硅栅电极16′时提供更大工艺控制的蚀刻停止层18的并入和采用。
图13示出了剥离蚀刻停止层18以使厚度减小的硅栅电极16′暴露的结果。根据上述公开，当蚀刻停止层18以及保护层对28a和28b由相同材料例如氧化硅材料形成时，保护层对28a和28b(其希望地具有大于蚀刻停止层18的厚度)也同时被蚀刻，从而形成厚度减小的保护层对28a′和28b′。这样的蚀刻不是对第二实施例的限制，因为蚀刻停止层18以及保护层对28a和28b不必包括相同的化学组分。例如，如果蚀刻停止层18由氮化硅形成，它可以通过与由氧化硅形成的保护层对28a和28b相关的干法等离子体蚀刻剂或湿法化学蚀刻剂被容易地选择性蚀刻。
图14和图15与图5和图6相关，但与保护层28a和28b(图5和图6)现比，存在厚度减小的保护层28a′和28b′(图14和图15)。
图16和图17与图7和图8相关且相同。
图17示出了根据本发明第二实施例的半导体结构的示意性截面图。该半导体结构与第一实施例相同。第二实施例与第一实施例的不同之处在于，当在使厚度减小的硅栅电极16′暴露的工艺中蚀刻垂直隔离物层16″时采用了蚀刻停止层18(图10至图11)。
本发明的优选实施例是本发明的示例，而不是对本发明的限制。可以对根据本发明的优选实施例的方法、材料、结构和尺寸进行修正和修改，同时仍提供了根据本发明以及进一步根据所附权利要求的实施例。
权利要求
1.一种半导体结构，包括半导体衬底，具有使源极/漏极区域对隔离的沟道区域；以及栅电极，位于所述沟道区域上方，其中所述栅电极的顶面不高于所述源极/漏极区域对的顶面。
2.根据权利要求1的半导体结构，其中所述栅电极的顶面低于所述源极/漏极区域对的顶面。
3.根据权利要求1的半导体结构，其中所述栅电极是平面场效应晶体管的构件。
4.根据权利要求1的半导体结构，还包括横向邻近所述栅电极的隔离物层，其中所述隔离物层的高度也不高于所述源极/漏极区域对的顶面。
5.根据权利要求1的半导体结构，其中所述栅电极包括硅栅电极。
6.根据权利要求1的半导体结构，其中所述栅电极包括硅化物栅电极。
7.根据权利要求1的半导体结构，其中所述栅电极包括金属锗化物。
8.根据权利要求1的半导体结构，其中所述源极/漏极区域对包括本体源极/漏极区域对和位于其上的加高的源极/漏极层对。
9.根据权利要求8的半导体结构，其中所述加高的源极/漏极层对将机械应力赋予所述本体源极/漏极区域对。
10.一种制造场效应晶体管的方法，包括以下步骤在其上至少包括具有第一厚度的栅电极的半导体衬底中形成延伸区域，所述栅电极用作掩模；采用所述栅电极和邻近其形成的水平隔离物层作为掩模，在所述半导体衬底中形成本体源极/漏极区域；以及将所述栅电极蚀刻至小于所述第一厚度的第二厚度，从而形成厚度减小的栅电极。
11.根据权利要求10的方法，其中所述蚀刻形成了厚度减小的硅栅电极。
12.根据权利要求11的方法，还包括使所述厚度减小的硅栅电极与金属硅化物形成金属反应以形成厚度减小的硅化物栅电极的步骤。
13.根据权利要求10的方法，还包括采用至少所述栅电极和所述隔离物层作为掩模，在所述半导体衬底上形成加高的源极/漏极层的步骤。
14.根据权利要求13的方法，其中所述在所述半导体衬底上形成所述加高的源极/漏极层的步骤提供了所述加高的源极/漏极层的顶面高于所述厚度减小的栅电极的顶面。
15.一种制造场效应晶体管的方法，包括以下步骤在其上至少包括栅电极叠层的半导体衬底中形成延伸区域，所述栅电极叠层用作掩模，所述栅电极叠层包括厚度减小的栅电极、在所述厚度减小的栅电极上的蚀刻停止层以及在所述蚀刻停止层上的垂直隔离物层；采用所述栅电极叠层和邻近其形成的水平隔离物层作为掩模，在所述半导体衬底中形成本体源极/漏极区域；以及采用所述蚀刻停止层作为停止层，从所述栅电极叠层剥离所述垂直隔离物层，然后进一步剥离所述蚀刻停止层，以使所述厚度减小的栅电极暴露。
16.根据权利要求15的方法，其中所述剥离使厚度减小的硅栅电极暴露。
17.根据权利要求16的方法，还包括使所述厚度减小的硅栅电极与金属硅化物形成金属反应以形成硅化物栅电极的步骤。
18.根据权利要求15的方法，还包括采用所述栅电极和所述隔离物层作为掩模，在所述半导体衬底上形成加高的源极/漏极层的步骤。
19.根据权利要求18的方法，其中所述在所述半导体衬底上形成所述加高的源极/漏极层的步骤提供了所述加高的源极/漏极层的顶面高于所述厚度减小的栅电极的顶面。
20.根据权利要求18的方法，还包括在所述加高的源极/漏极层上形成硅化物层的步骤。
全文摘要
通过减薄栅电极以提供厚度减小的栅电极，制造了具有减小的栅电容的半导体结构。所述栅电极是在形成邻接所述栅电极的隔离物层之后被减薄的。另外，还可以减小所述隔离物层的高度。所述隔离物层因此具有为相对于延伸区域定位本体源极/漏极所希望的增大的水平宽度，特别地，相对于所述隔离物高度的增大的水平宽度。所述厚度减小的栅电极可以被完全硅化，以提供减小的栅电阻。加高的源极/漏极层可以位于所述本体源极/漏极区域上。所述加高的源极/漏极层可以具有高于所述厚度减小的栅电极的顶面。另外，所述加高的源极/漏极层可以具有高于所述高度减小的隔离物层的顶面。
文档编号H01L21/28GK101043055SQ20071008947
公开日2007年9月26日 申请日期2007年3月23日 优先权日2006年3月24日
发明者W·C·纳兹勒, S·潘达, B·L·特塞尔, R·S·阿莫斯 申请人:国际商业机器公司