专利名称：非易失性存储器的布局结构及其制作方法
技术领域：
本发明涉及一种半导体元件的布局结构及其制作方法，且特别涉及一种 非易失性存储器的布局结构及其制作方法。
背景技术：
随着科技日新月异的发展，当电脑微处理器的功能越来越强，软件所进
行的程序与运算越来越庞大时，对存储器的布局准则(layout rules)的准确性 的需求也就越来越高。
目前，业界较常使用的多种非易失性存储器阵列的一是与非栅(NAND) 型阵列结构。由于，与非栅型阵列结构是使各存储单元串接在一起，因此其 集成度与其他阵列结构的集成度相比则相对较高。
图1为绘示已知一种与非栅型存储器阵列结构的上视示意图。图2为绘 示沿图1的A-A，剖面线的与非栅型存储器阵列结构的剖面示意图。请参照图 1与图2,典型的与非栅型存储器阵列结构的基底100上具有字线区域102 以及两个选择栅极区域104 ，而在两个选择栅极区域104之间为源极线区域 106。另外，在字线区域102中形成有多个堆叠栅极结构108，在选择栅极区 域104中形成有堆叠栅极结构110，且堆叠栅极结构110的关键尺寸(critical dimension, CD)会大于堆叠栅极结构108的关键尺寸。其中，堆叠栅极结构 108包括作为浮置栅极的导体层114、作为控制栅极的导体层118、隧穿氧 化层112以及栅间介电层116。在堆叠栅极结构110中，导体层114与导体 层118会相连接，而作为选择栅极。
一般而言，在整个存储器阵列的制造过程中，存在有许多的变异因素， 会对工艺的成品率及其可靠度造成不良的影响。由于，黄光工艺的限制会使 得字线区域的边缘区域的元件与其中心区域的元件的关键尺寸产生偏差 (bias)。详言之，选择栅极区域的元件与字线区域的元件的关键尺寸不同，亦 即是图案密度不同。因此，在进行曝光与显影工艺之后，形成于字线区域的 边缘区域的元件上的图案化光致抗蚀剂，会存在有表面轮廓粗糙(rough)问题，如此会影响图案转移后的完整性，使得元件的关键尺寸均匀度不佳。上 述的问题会直接或间接造成缺陷(如漏电流、短路等)，而影响工艺的成品率
及其可靠度。另一方面，随着工艺集成度的提高，以设置虛拟(dummy)结构 于字线区域的边缘区域的方式虽可改善关键尺寸产生偏差的问题，但却无法 满足元件持续微缩的需求。因此，如何避免上述因工艺限制而衍生的种种问 题， 一直是业界所致力发展的方向
发明内容
有鉴于此，本发明提供一种非易失性存储器的布局结构及其制作方法， 可避免前述关键尺寸偏差的问题，且可不需额外使用虚拟结构，能够进一步 使工艺集成度更为提高。
本发明提出一种非易失性存储器的布局结构的制作方法。首先，提供基 底，其具有字线区域、选择栅极区域以及源极线区域。然后，在基底上依序
形成隧穿介电层、第一导体层与栅间介电层。接着，移除选择栅极区域的部 分第二导体层与部分栅间介电层，至暴露出第一导体层，以形成一开口。之 后，在基底上形成第二导体层，且此第二导体层填满开口以连接第一导体层。 继之，在第二导体层上形成光致抗蚀剂层。随后，进行第一曝光工艺，以在 光致抗蚀剂层中多个形成相互平行且关键尺寸一致的第一曝光区，且在开口 上方形成未曝光区，其中未曝光区连接部分的第一曝光区。接着，对光致抗 蚀剂层进行第二曝光工艺，以在选择栅极区域与字线区域之间以及源极线区 域形成多个第二曝光区。然后，进行显影工艺，移除第一曝光区与第二曝光 区的光致抗蚀剂层，以形成图案化光致抗蚀剂层。之后，进行蚀刻工艺，以 图案化光致抗蚀剂层为掩模，移除部分第二导体层，直至暴露出栅间介电层。 继之，移除图案化光致抗蚀剂层。随后，进行图案化工艺，以图案化字线区 域的栅间介电层、第一导体层与隧穿介电层，以在字线区域形成多个堆叠栅 极结构以及在选择栅极区域形成选择栅极结构。
依照本发明实施例所述的非易失性存储器的布局结构的制作方法，在形 成第二导体层之后以及形成光致抗蚀剂层之前，还包括于第二导体层上形成
金属硅化物层。
依照本发明实施例所述的非易失性存储器的布局结构的制作方法，上述 的栅间介电层的材料例如是氧化硅/氮化硅/氮化硅。依照本发明实施例所述的非易失性存储器的布局结构的制作方法，上述 的第 一导体层的材料例如是掺杂多晶硅。
依照本发明实施例所述的非易失性存储器的布局结构的制作方法，上述 的第二导体层的材料例如是掺杂多晶硅。
本发明另提出一种非易失性存储器的布局结构，包括基底、多条堆叠
栅极结构以及选择栅极结构。基底具有字线区域以及选择栅极区域。这些堆 叠栅极结构位于字线区域的基底上，且平行排列。其中，每一个堆叠栅极结 构自基底起依序为隧穿介电层、第一导体层、栅间介电层以及第二导体层。 选择栅极结构分别位于选择栅极区域的基底上。选择栅极结构自基底起依序 为隧穿介电层、第一导体层、栅间介电层以及第二导体层。其中，第二导体 层包含与堆叠栅极结构排列方向相同的多条状结构以及连接结构，并且每一 个条状结构的关键尺寸与每一个堆叠栅极结构的关键尺寸相同，且栅间介电 层具有一开口，而连接结构会穿过此开口延伸至第一导体层而电性连接。
依照本发明实施例所述的非易失性存储器的布局结构，还包括在堆叠栅 极结构的第二导体层上设置有金属硅化物层。
依照本发明实施例所述的非易失性存储器的布局结构，上述的栅间介电 层的材料例如是氧化硅/氮化硅/氮化硅。
依照本发明实施例所述的非易失性存储器的布局结构，上述的第一导体 层的材料例如是掺杂多晶硅。
依照本发明实施例所述的非易失性存储器的布局结构，上述的第二导体 层的材料例如是掺杂多晶硅。
综上所述，本发明是，先以第一曝光工艺形成关键尺寸一致的曝光区， 再以第二曝光工艺完成工艺布局所设计的曝光图案。因此，可避免关键尺寸 均匀度不佳的问题发生，而影响元件成品率与可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合 所附图示，作详细说明如下。
图1为绘示已知一种与非栅型存储器阵列结构的上视示意图。图。图3为依照本发明实施例所绘示的非易失性存储器的布局结构的上视示意图。
图4(a)至图10(b)为依照本发明实施例所绘示的非易失性存储器的布局 结构的制作流程剖面示意图。其中，图4至图10的子图(a)为绘示沿图3的 B-B'剖面线的剖面示意图，子图(b)为绘示沿图3的C-C'剖面线的剖面示意图。
图11为绘示光致抗蚀剂层经第一次的曝光工艺后的上视示意图。 图12为绘示光致抗蚀剂层经第二次的曝光工艺后的上视示意图。
附图标记说明
100、300:基底
102、303:字线区域
104、305:选择栅极区域
106、307:源极线区域
108、110、330:堆叠栅极结构
112:隧穿氧化层114、118、304、 312:导体层
116、306:栅间介电层
302:隧穿介电层
310:开口
314:光致抗蚀剂层
316、 322:曝光工艺
318、 324:曝光区
320:未曝光区
326:图案化光致抗蚀剂层
328:蚀刻工艺
332:选纟奪栅纟及结构
334:连4妻结构
具体实施例方式
图3为依照本发明实施例所绘示的非易失性存储器的布局结构的上视示意图。
请参照图3，本实施例的非易失性存储器的布局结构主要包括有基底 300以及平行排列的多条堆叠栅极结构330以及两个选4奪栅极结构332。基 底300具有字线区域303与两个选择栅极区域305,而两个选择栅极区域305 之间作为源极线区域307。堆叠栅极结构330位于字线区域303,其构成字 线区域303的存储单元。选择栅极结构332的上层导体层(未绘示)具有与堆 叠栅极结构330排列方向相同的多数条状结构以及连接结构334,其中每一 个条状结构的关键尺寸与堆叠栅极结构330的关键尺寸相同，而连接结构 334通过设于介电层(未绘示)的开口 310而与下层导体层(未绘示)电性连接。
由于，本发明的非易失性存储器的布局结构的选择栅极结构的关键尺寸 (critical dimension, CD)与字线区域的堆叠栅极结构的关键尺寸相同。因此， 可避免已知字线区域的边缘区域的元件与其中心区域的元件的关键尺寸产 生偏差(bias)的问题。特别是，当元件持续微缩时，本发明的非易失性存储器 的布局结构不需通过设置虚拟(dummy)结构，即可改善关键尺寸均匀度不佳 的问题，以提升工艺的成品率及其可靠度。
以下，以实施例说明图3的非易失性存储器的布局结构的制造方法。图 4至图10为依照本发明实施例所绘示的非易失性存储器的布局结构的制作 流程剖面示意图。其中，图4至图10的子图(a)为绘示沿图3的B-B，剖面线 的剖面示意图，子图(b)为绘示沿图3的C-C，剖面线的剖面示意图。在图4 至图10中，与图3相同的构件以同样标号表示。
首先，请参照图3、图4(a)以及图4(b)，提供基底300,基底300例如为 硅基底。基底300具有字线区域303与两个选择栅极区域305 ，而两个选裤: 栅极区域305之间作为源极线区域307。
然后，在基底300上形成隧穿介电层302。隧穿介电层302的材料例如 为氧化硅，而其形成方法为本领域中的普通技术人员所熟知，在此不再赘述。
接着，在基底300上形成导体层304。导体层304的材料例如是掺杂多 晶硅，其形成方法例如是先进行化学气相沉积工艺来形成一层未掺杂多晶硅 层之后再进行离子注入工艺，或者也可以采用临场(in-situ)注入掺杂的方式进 行化学气相沉积工艺。
然后，在导体层304上形成栅间介电层306。栅间介电层306的材料例 如是氧化硅/氮化硅/氮化硅，其形成方法例如是先以热氧化法形成于导体层304上形成第一层氧化硅层，接着再进行化学气相沉积工艺以在氧化硅层上 形成一层氮化硅层，之后再于氮化硅层上形成第二层氧化硅层。当然，栅间 介电层306的材料也可以是氧化硅、氧化硅/氮化硅或其他的介电材料。
接着，请继续参照图3、图4(a)以及图4(b),例如进行光刻工艺与蚀刻 工艺，移除选择栅极区域305的部分栅间介电层306，以形成底部暴露出导 体层304的开口 310。在本实施例中，是以开口 310为矩形开口为例做说明， 然本发明并不对其开口形状做特别的限定，其可为圓形或其他适合的形状。
继之，请参照图3、图5(a)以及图5(b)，在栅间介电层306上形成导体 层312，且导体层312填满开口 310以连接导体层304,导体层312的材料 以及形成方法例如与导体层304相同。
在一实施例中，还可选择性地在导体层312上形成金属硅化物层(未绘 示)，以降低元件的电阻值。金属硅化物层的材料例如为硅化鴒、硅化钛、 硅化钴、硅化钽、硅化镍、硅化鉑或硅化钯，其形成方法例如是化学气相沉 积工艺。
然后，请参照图3、图6(a)以及图6(b),在导体层312上形成光致抗蚀 剂层314。之后，对光致抗蚀剂层314进行双重曝光工艺(double exposure process),以形成工艺布局所设计的曝光图案。
除了参照图3、图6(a)以及图6(b)之外，请同时参照图11，其绘示光致 抗蚀剂层经第一次的曝光工艺后的上视示意图。本实施例的双重曝光工艺， 为先进行第一次的曝光工艺316，在光致抗蚀剂层314中，形成相互平行且 关键尺寸一致的多个条状曝光区318,其中开口 310上方的未曝光区320跨 越数条选择栅极305区域的曝光区318，如图ll所示。因为，第一次的曝光 工艺316是用以形成关键尺寸一致的曝光区318,所以所形成的曝光图案不 会有已知因黄光工艺限制而产生关键尺寸偏差的问题。
接下来，请参照图3、图7(a)以及图7(b),并同时参照图12,其绘示光 致抗蚀剂层经第二次的曝光工艺后的上视示意图。在进行第一次的曝光工艺 316之后，接着进行第二次的曝光工艺322，以在选裤4册极区域305与字线 区域303之间以及源极线区域307形成条状曝光区324。在经第一次的曝光 工艺316以及第二次的曝光工艺322后，即可完成工艺布局所设计的曝光图 案，且不会产生关键尺寸偏差的问题，而影响元件成品率与可靠度。
之后，请参照图3、图8(a)以及图8(b)，进行显影工艺，移除曝光区318与曝光区324的光致抗蚀剂层314,以形成图案化光致抗蚀剂层326。上述 的显影工艺，为本领域中普通技术人员所熟知，在此不再赘述。
然后，请参照图3、图9(a)以及图9(b)，进行蚀刻工艺328,以图案化光 致抗蚀剂层326为掩模，移除部分导体层312,直至暴露出栅间介电层306。
继之，请参照图3、图10(a)以及图10(b)，移除图案化光致抗蚀剂层326。 之后，进行图案化工艺，以图案化栅间介电层306、导体层304与隧穿介电 层302,以在字线区域303形成多个堆叠栅极结构330以及在选择栅极区域 305形成选4奪栅极结构332。堆叠栅极结构330与选4奪栅极结构332自基底 300起依序是由隧穿介电层302、导体层304、栅间介电层306、与导体层312 所构成。堆叠栅极结构330构成字线区域303的存储单元。此外，堆叠栅极 结构330的导体层304构成浮置^f册极(floating gate),而导体层312构成控制 栅极(control gate)。选择栅极结构332的导体层312会通过开口 310延伸至 导体层304以电性连接，并且共同作为选择栅极(selecting gate)之用。
然后，后续再视元件需求来进行一般熟悉的工艺步骤，而这些步骤已为 公知技术，在此不再另行说明。
综上所述，本发明在制作非易失性存储器时，利用双重曝光工艺，先以 第一次的曝光工艺形成关键尺寸一致的曝光区，再以第二次的曝光工艺完成 工艺布局所设计的曝光图案。因此，不会有已知因黄光工艺限制而产生关键 尺寸偏差的问题，而影响元件成品率与可靠度。
虽然本发明已以实施例"波露如上，然其并非用以限定本发明，任何所属 技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的 更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。
权利要求
1.一种非易失性存储器的布局结构的制作方法，包括提供基底，该基底具有字线区域、选择栅极区域以及源极线区域；在该基底上依序形成隧穿介电层、第一导体层、以及栅间介电层；移除该选择栅极区域的部分该栅间介电层，至暴露出该第一导体层，以形成一开口；在该基底上形成第二导体层，且该第二导体层填满该开口以连接该第一导体层；在该第二导体层上形成光致抗蚀剂层；进行第一曝光工艺，以于该光致抗蚀剂层中形成多个相互平行且关键尺寸一致的第一曝光区，且在该开口上方形成未曝光区，其中该未曝光区连接部分这些第一曝光区；对该光致抗蚀剂层进行第二曝光工艺，以在该选择栅极区域与该字线区域之间以及该源极线区域形成多个第二曝光区；进行显影工艺，移除这些第一曝光区与这些第二曝光区的该光致抗蚀剂层，以形成图案化光致抗蚀剂层；进行蚀刻工艺，以该图案化光致抗蚀剂层为掩模，移除部分该第二导体层，直至暴露出该栅间介电层；移除该图案化光致抗蚀剂层；以及进行图案化工艺，以图案化该字线区域的该栅间介电层、该第一导体层与该隧穿介电层，以在该字线区域形成多个堆叠栅极结构以及在该选择栅极区域形成选择栅极结构。
2. 如权利要求1所述的非易失性存储器的布局结构的制作方法，其中在 形成该第二导体层之后以及形成该光致抗蚀剂层之前，还包括在该第二导体 层上形成金属硅化物层。
3. 如权利要求1所述的非易失性存储器的布局结构的制作方法，其中该 栅间介电层的材料包括氧化硅/氮化硅/氮化硅。
4. 如权利要求1所述的非易失性存储器的布局结构的制作方法，其中该 第一导体层的材料包括掺杂多晶硅。
5. 如权利要求1所述的非易失性存储器的布局结构的制作方法，其中该第二导体层的材料包括掺杂多晶硅。
6. —种非易失性存储器的布局结构，包括 基底，具有字线区域以及选择栅极区域；多数条堆叠栅极结构，位于该字线区域的该基底上，且平行排列，其中 每一这些堆叠栅极结构自该基底起依序为隧穿介电层、第一导体层、栅间介电层、以及第二导体层；以及选择栅极结构，位于该选4奪栅极区域的该基底上，该选择栅极结构自该 基底起依序为该隧穿介电层、该第一导体层、该栅间介电层以及该第二导体 层，其中该第二导体层包含与这些堆叠栅极结构排列方向相同的多数条状结 构以及连接结构，并且各该条状结构的关键尺寸与各该堆叠栅极结构的关键 尺寸相同，该栅间介电层具有一开口，该连接结构会穿过该开口延伸至该第 一导体层而电性连接。
7. 如权利要求6所述的非易失性存储器的布局结构，还包括于每一这些 堆叠栅极结构的该第二导体层上设置有金属硅化物层。
8. 如权利要求6所述的非易失性存储器的布局结构，其中该栅间介电层 的材料包括氧化硅/氮化硅/氮化硅。
9. 如权利要求6所述的非易失性存储器的布局结构，其中该第一导体层 的材料包括掺杂多晶硅。
10. 如权利要求6所述的非易失性存储器的布局结构，其中该第二导体层 的材料包括掺杂多晶硅。
全文摘要
本发明公开了一种非易失性存储器的布局结构的制作方法，此方法是先提供基底，其具有字线区域、选择栅极区域以及源极线区域。然后，在基底上依序形成隧穿介电层、第一导体层与栅间介电层。接着，移除选择栅极区域的部分栅间介电层，以形成开口。之后，在基底上形成第二导体层且其填满开口以连接第一导体层。继之，在第二导体层上形成光致抗蚀剂层。随后，进行第一曝光工艺形成关键尺寸一致的曝光区，接着再进行第二曝光工艺完成工艺布局所设计的曝光图案。之后，还可进行制造字线区域的多个堆叠栅极结构以及选择栅极区域的选择栅极结构的工艺。
文档编号H01L23/522GK101308823SQ20071010398
公开日2008年11月19日 申请日期2007年5月17日 优先权日2007年5月17日
发明者王子嵩, 赖亮全 申请人:力晶半导体股份有限公司