专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种高性能的互补金属氧化物半导体(CMOS)器件，其具有包含相反应力区域的连续的应力体层，以及涉及一种用于形成这种连续的应力体层的方法。更具体而言，本发明涉及一种CMOS器件，其每个都包括至少一个高性能的n沟道场效应晶体管(n-FET)和至少一个高性能的p-沟道场效应晶体管(p-FET)，同时n-FET由连续的电介质应力体层的受到张应力的第一区域覆盖，且p-FET由连续的电介质应力体层的受到压应力的第二区域覆盖。
背景技术：
在半导体器件衬底内的机械应力可以用来调整器件性能。例如，在硅中，当膜处于压应力下时，提高了空穴迁移率，而当硅膜处于张应力下时，则提高了电子迁移率。因此，可以有利地在p-FET和n-FET的沟道区域中建立压应力和/或张应力，以提高这种器件的性能。
然而，无论压应力或张应力，同样的应力分量不同地影响着p-FET和n-FET的性能。换句话说，压应力提高p-FET的性能，而不利地影响着n-FET的性能，同时张应力提高n-FET的性能，而不利地影响着p-FET的性能。因此，为了性能提高，p-FET和n-FET需要不同类型的应力，这就由于向p-FET施加压应力并同时向n-FET施加张应力有难度，而对当前高性能p-FET和n-FET器件的制造提出了挑战。
一种用于在p-FET和n-FET器件的沟道区域中建立期望的压应力和张应力的常规方法是，分别利用分离的压应力电介质膜和张应力电介质膜来覆盖p-FET和n-FET器件，因而可以分别将张应力和压应力施加到n-FET和p-FET器件。
然而，在常规CMOS器件中的张应力电介质膜和压应力电介质膜通常是通过光刻和刻蚀来构图的，这易于造成未对准并会导致显著的套刻误差(例如，对45nm的节点器件而言，范围为约±20nm)。因而，张应力电介质层和压应力电介质层在它们的边缘处不能完全地对准，且在张应力电介质层和压应力电介质层相遇的边界区域通常包含这两层之间的重叠或缝隙。
图1A示出了包括p-FET和n-FET的常规CMOS器件的顶视图，且图1B示出了经过线A-A的常规CMOS器件的横截面视图。具体而言，这种常规CMOS器件包括通过隔离区域111而彼此分离的p-FET有源区域102和n-FET有源区域104。包括构图的栅极导体106和栅极金属硅化物层107的公共栅极结构在有源区域102和104二者的上方延伸并跨过隔离区域111。栅极电介质122和142分别将p-FET有源区域102和n-FET有源区域104与构图的栅极导体106隔离。
一方面，压应力氮化硅层128选择性地覆盖了p-FET有源区域102，但没有覆盖n-FET有源区域104。另一方面，张应力氮化硅层148选择性地覆盖了n-FET有源区域104，但没有覆盖p-FET有源区域102。将优选包括低温氧化物(LTO)的可选刻蚀停止层149设置在张应力氮化硅层148的上方。如图1B所示，压应力氮化硅层128和张应力氮化硅层148在它们的边缘处没有完全地对准，而是在边界区域103A处明显地重叠。因此，边界区域103A的氮化硅层厚度为其它区域氮化硅厚度的两倍，这会造成不充分的接触刻蚀。具体而言，如果在边界区域103A上方形成金属接触(没有示出)，则该金属接触(没有示出)不能延伸经过在边界区域103A处的重叠的氮化硅，由此导致了在为下覆的FET部件(例如，栅极导体106)制作接触时的失败。
在压应力氮化硅层和张应力氮化硅层之间的未对准也可在边界区域处形成缝隙。具体而言，图2A示出了另一常规CMOS器件的顶视图，其类似于图1A所示器件，但包括了用于p-FET 102和n-FET 104的分离栅极结构。图2B示出了经过线B-B的该常规CMOS器件的横截面视图。包括构图的栅极导体124和栅极金属硅化物层125的p-FET栅极结构在p-FET有源区域102的上方延伸，且包括构图的栅极导体144和栅极金属硅化物层145的n-FET栅极结构在n-FET有源区域104的上方延伸。栅极电电介质122和142分别将p-FET有源区域102和n-FET有源区域104与构图的栅极导体124和144隔离。
在选择性地覆盖p-FET有源区域102的压应力氮化硅层128和选择性地覆盖n-FET有源区域104的张应力氮化硅层148之间存在缝隙103B。因而，通常用于形成穿过张应力电介质层148或压应力电介质层128的金属接触开口的刻蚀工艺可能会意外地穿通在缝隙区域103B处下覆的FET部件，导致整个器件故障。此外，缝隙103B可能使钠或其它污染物扩散到下覆的衬底区域中，且由此造成器件性能的恶化。
发明内容
通过提供包括受到张应力的第一区域和受到压应力第二区域的连续的电介质应力体层，本发明有利地克服了常规CMOS器件的上述缺点。在受到张应力的第一区域和受到压应力的第二区域之间没有出现缝隙或重叠，由此彻底消除了上述与常规CMOS器件的应力体层中的重叠或缝隙有关的问题。受到张应力的第一区域选择性地覆盖了n-FET以向n-FET施加期望的张应力，且受到压应力的第二区域选择性地覆盖了p-FET以向p-FET施加期望的压应力。这样，n-FET和p-FET的器件性能都可以得到优化。
一方面，本发明涉及一种半导体器件，包括彼此隔开的至少一个n-沟道场效应晶体管(n-FET)和至少一个p-沟道场效应晶体管(p-FET)；以及连续的电介质应力体层，覆盖该至少一个n-FET和至少一个p-FET，其中该连续的电介质应力体层包括受到张应力的第一区域和受到压应力的第二区域，其中受到张应力的第一区域选择性地覆盖该至少一个n-FET，且其中受到压应力的第二区域选择性地覆盖该至少一个p-FET。
该连续的电介质应力体层可以包括具有相应应力特性(profile)的任何合适的电介质材料。优选地，该连续的电介质应力体层包括SiCN。
上述的n-FET和p-FET可以包括位于连续的电介质应力体层下方的公共栅极结构。可选地，该n-FET和p-FET可以包括彼此隔离的分离栅极结构，且它们分别位于连续的电介质应力体层的受到张应力的第一区域和受到压应力的第二区域下方。
另一方面，本发明涉及一种用于形成半导体器件的方法，包括形成彼此隔开的至少一个n-沟道场效应晶体管(n-FET)和至少一个p-沟道场效应晶体管(p-FET)；在该至少一个n-FET和至少一个p-FET的上方形成连续的电介质应力体层，其中该连续的电介质应力体层受到压应力；在连续的电介质应力体层的上方形成构图的紫外(UV)-阻挡层，其中覆盖n-FET的连续的电介质应力体层的第一区域不被构图的UV-阻挡层覆盖，且其中覆盖所述p-FET的连续的电介质应力体层的第二区域被构图的UV-阻挡层覆盖；利用UV光来处理该连续的电介质应力体层达足够时段，使得不被构图的UV-阻挡层覆盖的第一区域变得受到张应力，且其中连续的电介质应力体层的第二区域保持受到压应力；以及去除构图的UV-阻挡层。
上述压应力的连续的电介质应力体层优选地包括SiCN，其可以通过在范围从约300℃到约450℃的温度、范围从约0.5torr(托)至约6torr的压力以及范围从约100W至约1500W的等离子体功率水平下，利用包括三甲基硅烷(trimethylsilane)、NH3和N2的工艺气体，执行等离子体增强型化学气相沉积(PECVD)工艺或高密度等离子体(HDP)工艺来形成。
构图的UV-阻挡层可以包括任何合适的UV-阻挡材料，诸如金属氮化物、金属氧化物、氮化硅、氧化硅、碳化硅、聚合物等。在本发明的具体优选实施例中，构图的UV-阻挡层包括TiN。
该受到压应力的连续的电介质应力体层优选地通过UV光处理约2.5分钟至约15分钟的持续时间，以在第一区域中获得期望的应力转换。更优选地，使用具有范围从约180nm到约600nm的波长和范围从约10mW/cm2至约1000mW/cm2的能量水平的UV光来进行UV光处理。
本发明的另一方面涉及一种连续的电介质应力体层，其包括受到张应力的第一区域和受到压应力的第二区域，其中在所述第一区域和第二区域之间不存在缝隙或重叠。
本发明的又一方面涉及一种用于形成这种连续的电介质应力层的方法，包括形成连续的受到压应力的电介质层；在该连续的受到压应力的电介质层的上方形成构图的紫外(UV)-阻挡层，由此限定连续的受到压应力的电介质层中没有被所述构图的UV-阻挡层覆盖的的第一区域和被所述构图的UV-阻挡层覆盖的第二区域；利用UV光处理该连续的受到压应力的电介质层达足够时段，使得不被构图的UV-阻挡层覆盖的第一区域变得受到张应力，且其中被构图的UV一阻挡层覆盖的第二区域保持受到压应力；以及去除构图的UV-阻挡层。
通过充分的公开内容和所附权利要求，本发明的其它方面、特征和优势将更为明显。
图1A是常规CMOS器件的顶视图，该器件包括具有在边界区域处彼此重叠的单独张应力体层和压应力体层的n-FET和p-FET。
图1B是图1A的常规CMOS器件沿着线A-A的横截面视图。
图2 A是常规CMOS器件的顶视图，该器件包括具有分离张应力体层和压应力体层的n-FET和p-FET，同时在边界区域处在这种应力体层之间存在缝隙。
图2B是图2A的常规CMOS器件沿着线B-B的横截面视图。
图3是根据本发明一个实施例的改进CMOS器件的横截面视图，该器件包括在其上方具有连续的电介质应力体层的n-FET和p-FET，同时选择性覆盖n-FET的连续的电介质应力体层的第一区域受到张应力，且选择性覆盖p-FET的连续的电介质应力体层的第二区域受到压应力。
图4至图10图示了根据本发明一个实施例的用于形成具有分离n-FET和p-FET栅极结构的CMOS器件的示例性工艺步骤，其中具有相反应力类型区域的连续的电介质应力体层覆盖n-FET和p-FET栅极结构二者。
图11示出了根据本发明一个实施例的具有用于n-FET和p-FET的公共栅极结构的CMOS器件的横截面视图，其中具有相反应力类型区域的连续的电介质应力体层覆盖该公共栅极结构。
图12是描绘了具有初始压应力的连续SiCN层的应力值与连续的SiCN层暴露至UV光的时间的函数关系的曲线图。
具体实施例方式
在以下的描述中，阐明了一些具体细节，如具体结构、部件、材料、尺度、工艺步骤和技术，以便提供对本发明的彻底理解。然而，本领域普通技术人员将认识到，本发明可以在没有这些具体细节的情况下实施。在其他情况下，没有详细描述熟知的结构或工艺步骤，以避免混淆本发明。
应理解，当如层、区域或衬底的元件被称作位于另一元件上时，它可以直接位于其它元件上，也可以存在中间元件。相比之下，当元件被称作直接在另一元件上时，不存在中间元件。还应理解，当元件被称作连接或耦合到另一元件时，它可以直接连接或耦合到另一元件，或可以存在中间元件。相比之下，当元件被称作直接连接或直接耦合到另一元件时，不存在中间元件。
这里所使用的术语“连续的”指的是通过单个沉积步骤形成的层或膜且不包含缝隙或重叠。
这里所使用的术语“SiCN”指的是化学式为SixCyNz的电介质材料，其中x+y+z＝1。优选地，x范围从约0.2至约0.7，y范围从约0.1至约0.5，且z范围从约0.01至约0.6。
本发明提供了一种改进的CMOS器件，其包括至少一个n-FET和至少一个p-FET，在它们之上具有连续的电介质应力体层。这种连续的电介质应力体层包括用于分别将期望应力施加给n-FET和p-FET的相反应力类型的区域，在这种相反应力类型区域之间不存在缝隙或重叠。因此，通过本发明可以彻底消除通常与常规CMOS器件的应力体层中的重叠或缝隙有关的各种问题。
而且，本发明提供了一种用于形成上述连续的电介质应力体层的简单且成本有效的方法。具体而言，在受到压应力的电介质层的所选部分上执行UV处理，以将这部分所包含的压应力变为张应力。受到压应力的电介质层的剩余未处理部分保持受到压应力。因此，产生的电介质层包括受到张应力的UV处理部分和受到压应力的未处理部分。如上所述，这种电介质层可以用在CMOS器件中，以将不同的应力施加到n-FET和p-FET，但其并不受限制，也可以用在其它半导体器件中，如电阻器、二极管和电可编程熔断器。
图3示出了根据本发明一个实施例的具有上述这种电介质层的CMOS器件的横截面视图。
具体而言，该CMOS器件包括位于p-FET有源区域2上方的p-FET和位于n-FET有源区域4上方的n-FET。p-FET有源区域2和n-FET有源区域4位于同一半导体衬底(未示出)中，且通过隔离区域11而彼此分离。p-FET有源区域2包含具有源极和漏极硅化物接触21和23的p-型源极和漏极掺杂区域(未示出)。类似地，n-FET有源区域4包含具有源极和漏极硅化物接触41和43的n-型源极和漏极掺杂区域(未示出)。
该分离栅极结构中的一个包括(1)第一栅极导体24，(2)第一栅极金属硅化物25，以及(3)可选的间隔层27和28，并且该分离栅极结构中的另一个包括(1)第二栅极导体44，(2)第二栅极金属硅化物45，以及(3)可选的间隔层47和48，这些分离栅极结构分别设置在p-FET有源区域2和n-FET有源区域4的上方。栅极电介质22和24分别将p-FET有源区域2和n-FET有源区域4与第一栅极导体24和第二栅极导体44分离。
连续的电介质应力体层50覆盖p-FET有源区域2和n-FET有源区域4二者。连续的电介质应力体层50包含受到压应力的第一区域52和受到张应力的第二区域54(如图3中的箭头所示)，同时受到压应力的第一区域52选择性地覆盖p-FET有源区域2，且受到张应力的第二区域54选择性地覆盖n-FET有源区域4。如图3所示，在受到压应力的第一区域52和受到张应力的第二区域54之间不存在缝隙或重叠。
连续的电介质应力体层50可以包括其应力特性可以调整或调节的任何合适的电介质材料。优选地，但并非必须，连续的电介质应力体层50包括SiCN。
上述连续的电介质应力体层50可以通过选择性的UV-处理工艺来形成，本发明的发明人发现该UV-处理工艺在将电介质膜的压应力转换成张应力时特别有效。
现在通过参考图4至图10，将更为详细地描述用于形成图3所示的CMOS器件结构中的连续的电介质应力体层50的示例性工艺步骤。注意，在这些并未按比例绘制的附图中，通过相同的参考标号来表示相同和/或相应的元件。更应注意，在附图中，只示出了一个n-FET和一个p-FET。尽管对这样的实施例进行了描述，但是本发明不限于任意特定数目的n-FET和/或p-FET器件的形成。
首先参照图4，其示出了在p-FET有源区域2的上方形成p-FET以及在n-FET有源区域4的上方形成n-FET。n-FET和p-FET有源区域2和4位于同一半导体衬底(未示出)中，且通过隔离区域11而彼此隔离。
p-FET有源区域2和n-FET有源区域4所处的半导体衬底(未示出)可以包括任何半导体材料，包括但不限于Si，SiC，SiGe，SiGeC，Ge合金，GaAs，InAs，InP以及其它III-V或II-VI族化合物半导体。半导体衬底(未示出)还可以包括有机半导体或分层半导体，诸如Si/SiGe，绝缘体上硅(SOI)，或绝缘体上SiGe(SGOI)。在本发明的某些实施例中，优选地，半导体衬底(未示出)由含硅的半导体材料即包括硅的半导体材料组成。半导体衬底(未示出)可以是掺杂的，未掺杂的，或是其中包含掺杂和未掺杂的区域。p-FET有源区域2可以由半导体衬底(未示出)中的第一掺杂(n-或p-)区域形成，而n-FET有源区域4可以由第二掺杂(n-或p-)区域形成。此外，p-FET和n-FET有源区域2和4可以具有相同或不同的导电性和/或掺杂浓度。
隔离区域11通常形成到半导体衬底(未示出)中，以在p-FET和n-FET有源区域2和4之间提供隔离。隔离区域11可以是沟槽隔离区域或场氧化物隔离区域。沟槽隔离区域通过本领域技术人员熟知的常规沟槽隔离工艺形成。例如，在沟槽隔离区域的形成中，可以使用光刻、刻蚀和利用沟槽电介质来填充沟槽。可选地，可以在沟槽填充前形成衬垫，在沟槽填充后进行致密化步骤，以及在沟槽填充之后进行平坦化工艺。场氧化物可以利用所谓硅的局部氧化工艺来形成。
在半导体衬底(未示出)内形成至少一个隔离区域11后，分别在p-FET有源区域2和n-FET有源区域4的上方形成构图的栅极电介质层22和42。栅极电介质层22和42可以通过热生长工艺来形成，例如氧化、氮化或氮氧化。可选地，栅极电介质层22和42可以通过沉积工艺来形成，例如化学气相沉积(CVD)、等离子体辅助CVD、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积等沉积工艺。栅极电介质层22和42也可以通过上述工艺的组合来形成。
栅极电介质层22和42可以包括任何合适的绝缘材料，包括但不限于氧化物，氮化物，氮氧化物和/或包括金属硅酸盐(silicate)和氮化金属硅酸盐的硅酸盐。在一个实施例中，优选地，栅极电介质层22和42包括氧化物，例如SiO2，HfO2，ZrO2，Al2O3，TiO2，La2O3，SrTiO3，LaAlO3及它们的混合物。栅极电介质层22和42的物理厚度可以改变，但通常栅极电介质层22和42均具有从约0.5nm至约10nm的厚度，更为典型地具有从约0.5nm至约3nm的厚度。
在形成构图的栅极电介质层22和42之后，利用公知的沉积工艺，例如物理气相沉积、CVD或蒸发，随后进行公知的栅极构图工艺，诸如光刻和刻蚀，将优选地包括多晶硅的构图的栅极导体24和44分别形成在n-FET和p-FET有源区域2和4的上方。栅极导体24和44可以掺杂或不掺杂。如果掺杂，在其形成中可以采用原位掺杂沉积工艺。可选择地，掺杂的栅极导体24和44可以通过沉积、离子注入和退火来形成。栅极导体24和44的厚度即高度可以随着所采用的沉积工艺而变化。典型地，栅极导体24和44均具有从约20nm至约180nm的垂直厚度，更为典型地具有从约40nm至约150nm的厚度。
可选地，但并非必须，通过公知的硅化工艺将栅极硅化物接触25和45形成在栅极导体24和44的上方，此处不再进行详细的描述，以避免混淆本发明。此外，可选的间隔层27、28、47和48以及共同包括在MOS栅极结构中的其它附加结构(例如，盖层和/或扩散阻挡层)可以形成在栅极导体25和45的附近，如图3所示。
然后在p-FET和n-FET有源区域2和4的上方沉积均厚的受到压应力的电介质层50。受到压应力的电介质层50优选地包括SiCN，且可以通过例如等离子体增强型化学气相沉积(PECVD)工艺或高密度等离子体(HDP)工艺形成，这些工艺的执行条件为范围从约300℃到约450℃的温度、范围从约0.5torr至约6torr的压力和范围从约100W至约1500W的等离子体功率水平以及使用包括三甲基硅烷、NH3和N2的工艺气体。优选地，受到压应力的电介质层50具有范围从约10nm至约1000nm的厚度，更优选地，从约20nm至约500nm，并且最优选地，从约30nm至约150nm。
随后，将层间电介质(ILD)层56沉积在整个结构的上方，如图6所示。ILD层56优选地包括通过高密度等离子体(HDP)沉积工艺或通过基于正硅酸乙酯(TEOS)的沉积工艺形成的氧化物。
随后，将构图的紫外(UV)-阻挡层58沉积在ILD层56的上方，以选择性地覆盖p-FET有源区域2，但没有覆盖n-FET有源区域4，如图7所示。因此，通过UV-阻挡层58，将均厚的受到压应力的电介质层50限定成被构图的UV-阻挡层58覆盖的第一区域52和没有被构图的UV-阻挡层58覆盖的第二区域54。
可以使用任何合适的UV-阻挡材料，诸如金属、金属氮化物、金属氧化物、氮化硅、氧化硅、碳化硅、聚合物等，来形成构图的UV-阻挡层58。优选地，构图的UV-阻挡层58包括TiN、Al和TaN中的至少一个。更为优选地，构图的UV-阻挡层58包括TiN。
然后，将图7所示的整个结构暴露到波长范围从约180nm至约600nm且能量水平范围从约10mW/cm2到约1000mW/cm2的紫外(UV)光中。当UV-处理进行了足够的时间段时，连续的电介质应力体层50的未被覆盖的第二区域54从受到压应力转变为受到张应力，如图8所示。然而，连续的电介质应力体层50的被覆盖的第一区域52保持受到压应力。
本发明的发明人发现，诸如SiCN层的某些电介质层的应力特性可以通过UV-处理来调整。具体而言，最初包含压应力的SiCN层在暴露至UV光约2分钟后，可以完全释放这种压应力。进一步将SiCN层暴露至UV光可以在其中产生张应力，且张应力的量与UV曝光时间直接相关，如图12中所示。
因此，UV处理可以有利地用来将在连续的电介质层中的某些区域中的压应力转变成张应力，从而形成具有相反应力类型区域的连续的电介质应力体层。当UV处理进行了范围从约2.5分钟至约15分钟的持续时间时，形成范围从约100Mpa至约600MPa的张应力。更高的应力(即，＞600Mpa)可以通过优化的UV曝光时间和/或SiCN膜组分来获得。
在UV-处理步骤后，去除构图的UV-阻挡层58，随后形成金属接触29和49穿过ILD层56和连续的电介质应力体层50，以分别与p-FET和n-FET接触，如图9和图10所示。
随后，可以进行此处没有详细描述的常规后端生产线工艺步骤，以形成包含p-FET和n-FET的完整的CMOS器件。
本发明的n-FET和p-FET可以具有分离栅极结构，如图3至图10所示，但它们也可以包括在有源区域2和4的上方延伸并跨过隔离区域11的公共栅极结构(未示出)。
图11示出了除了包括构图的栅极导体6和栅极金属硅化物7的公共栅极结构在p-FET有源区域2和n-FET有源区域4的上方延伸以外，其它与图3至图10所示器件类似的改进的CMOS器件的横截面视图。形成了栅极金属接触8穿过ILD层56和连续的电介质应力体层50，以提供对公共栅极结构的访问。
应注意，尽管上述工艺步骤图示了在受到张应力的电介质层48之前形成并构图受到压应力的电介质层28，但本发明不限于这种特定顺序。换句话说，在本发明的实施中，也可以在受到压应力的电介质层28的沉积和构图之前容易地形成受到张应力的电介质层48。
尽管参考特定实施例、特征和方面描述了本发明，但应认识到本发明不限于此，而是可以实际地扩展至其它的修改、变化、应用和实施方式，且因而所有这些其它的修改、变化、应用和实施方式都应视作处于本发明的精神和范围内。
权利要求
1.一种半导体器件，包括彼此隔开的至少一个n-沟道场效应晶体管(n-FET)和至少一个p-沟道场效应晶体管(p-FET)；以及连续的电介质应力体层，覆盖所述至少一个n-FET和所述至少一个p-FET，其中所述连续的电介质应力体层包括受到张应力的第一区域和受到压应力的第二区域，其中所述受到张应力的第一区域选择性地覆盖所述至少一个n-FET，且其中所述受到压应力的第二区域选择性地覆盖所述至少一个p-FET。
2.如权利要求1的半导体器件，其中所述连续的电介质应力体层包括SixCyNz，并且其中x+y+z＝1。
3.如权利要求2的半导体器件，其中x的范围从约0.2至约0.7，y的范围从约0.1至约0.5，且z的范围从约0.01至约0.6。
4.如权利要求1的半导体器件，其中所述n-FET和所述p-FET包括位于所述连续的电介质应力体层下方的公共栅极结构。
5.如权利要求1的半导体器件，其中所述n-FET和所述p-FET包括彼此隔离的分离栅极结构，且它们分别位于所述连续的电介质应力体层的所述第一区域和所述第二区域下方。
6.一种用于形成半导体器件的方法，包括形成彼此隔开的至少一个n-沟道场效应晶体管(n-FET)和至少一个p-沟道场效应晶体管(p-FET)；在所述至少一个n-FET和所述至少一个p-FET的上方形成连续的电介质应力体层，其中所述连续的电介质应力体层受到压应力；在所述连续的电介质应力体层的上方形成构图的紫外(UV)-阻挡层，其中覆盖所述n-FET的所述连续的电介质应力体层的第一区域没有被所述构图的UV-阻挡层覆盖，且其中覆盖所述p-FET的所述连续的电介质应力体层的第二区域被所述构图的UV-阻挡层覆盖；利用UV光来处理所述连续的电介质应力体层达足够时段，使得没有被所述构图的UV-阻挡层覆盖的所述第一区域变得受到张应力，且其中所述连续的电介质应力体层的所述第二区域保持受到压应力；以及去除所述构图的UV-阻挡层。
7.如权利要求6的方法，其中所述连续的电介质应力体层包括SixCyNz，且其中x+y+z＝1。
8.如权利要求7的方法，其中x的范围从约0.2至约0.7，y的范围从约0.1至约0.5，且z的范围从约0.01至约0.6。
9.如权利要求7的方法，其中通过在范围从约300℃到约450℃的温度、范围从约0.5torr至约6torr的压力以及范围从约100W至约1500W的等离子体功率水平下，利用包括三甲基硅烷、NH3和N2的工艺气体，执行等离子体增强型才或高密度等离子体沉积(HDP)工艺，来形成所述连续的电介质应力体层。
10.如权利要求6的方法，其中所述构图的UV-阻挡层包括选自由金属、金属氮化物、金属氧化物、氮化硅、氧化硅、碳化硅、聚合物以及它们的组合组成的组中的UV-阻挡材料。
11.如权利要求6的方法，其中利用UV光对所述连续的电介质应力体层处理范围从约2.5分钟至约15分钟的持续时间。
12.如权利要求6的方法，利用具有范围从约180nm到约600nm的波长和范围从约10mW/cm2至约1000mW/cm2的能量水平的UV光来处理所述连续的电介质应力体层。
13.如权利要求6的方法，其中所述n-FTT和所述p-FET包括位于所述连续的电介质应力体层下方的公共栅极结构。
14.如权利要求6的方法，其中所述n-FTT和所述p-FET包括彼此隔离的分离栅极结构，且它们分别位于所述连续的电介质应力体层的所述第一区域和所述第二区域下方。
15.一种连续的电介质应力体层，包括受到张应力的第一区域和受到压应力的第二区域。
16.如权利要求15的连续的电介质应力体层，包括SixCyNz，其中x+y+z＝1。
17.一种用于形成权利要求15的连续的电介质应力体层的方法，包括形成连续的受到压应力的电介质层；在所述连续的受到压应力的电介质层的上方形成构图的紫外(UV)-阻挡层，由此限定所述连续的受到压应力的电介质层中没有被所述构图的UV-阻挡层覆盖的第一区域和被所述构图的UV-阻挡层覆盖的第二区域；利用UV光处理所述连续的受到压应力的电介质层达足够时段，使得没有被所述构图的UV-阻挡层覆盖的所述第一区域变得受到张应力，且其中被所述构图的UV-阻挡层覆盖的所述第二区域保持受到压应力；以及去除所述构图的UV-阻挡层。
18.如权利要求17的方法，其中通过在范围从约300℃到约450℃的温度、范围从约0.5torr至约6torr的压力以及范围从约100W至约1500W的等离子体功率水平下，利用包括三甲基硅烷、NH3和N2的工艺气体，执行等离子体增强型化学气相沉积(PECVD)工艺或高密度等离子体沉积(HDP)工艺，来形成所述连续的受到压应力的电介质层。
19.如权利要求17的方法，其中所述构图的UV-阻挡层包括选自由金属氮化物、金属氧化物、氮化硅、氧化硅、碳化硅、聚合物以及它们的组合组成的组中的UV-阻挡材料。
20.如权利要求17的方法，其中利用UV光对所述连续的电介质应力体层处理范围从约2.5分钟至约15分钟的持续时间。
全文摘要
本发明涉及一种具有包含相反应力区域的连续的电介质应力体层的互补金属氧化物半导体(CMOS)器件。具体而言，本发明的每个CMOS器件包括至少一个n－沟道场效应晶体管(n－FET)和至少一个p－沟道场效应晶体管(p－FET)。一种连续的电介质应力体层，覆盖至少一个n－FET和至少一个p－FET二者，其包含选择性地覆盖至少一个n－FET的受到张应力的第一区域和选择性地覆盖至少一个p－FET的受到压应力的第二区域。可以通过首先沉积连续的受到压应力的电介质层以及然后通过紫外(UV)曝光将该层的所选区域从受到压应力转换为受到张应力，来容易地形成这种连续的电介质应力体层。
文档编号H01L21/8238GK101093832SQ200710105519
公开日2007年12月26日 申请日期2007年5月24日 优先权日2006年6月21日
发明者杨海宁, 李伟健 申请人:国际商业机器公司