像素结构与制造方法及含像素结构的光电装置与制造方法

专利名称：像素结构与制造方法及含像素结构的光电装置与制造方法
技术领域：
本发明是有关于一种显示器，特别是有关于显示器中的一种像素结构及其制造方法。
背景技术：
由于现今平面显示器，如液晶显示器(LCD)、等离子体显示器(PDP)与有机发光二极管显示器(OLED display)等，不论在分辨率、重量、厚度、反应速度以及耗电量等特性上皆优于传统的阴极射线管(Cathode Ray Tube，CRT)显示器，所以平面显示器已渐渐取代传统的阴极射线管显示器。再加上，近年来平面显示器的技术进步突飞猛进，且随着电子产品用途的不断扩大，所以平面显示器的应用也越来越为广泛。
公知平面显示器包含多个像素结构，而每一像素结构如图1与图2所示，其中图1为储存电容设置于公共电极上，图2为储存电容设置于栅极线上。请参阅图1A与图2B，其为公知像素结构俯视示意图。如图所示，公知像素结构100包含一栅极线120、一数据线130、一薄膜晶体管140、一像素电极160与一公共线170，栅极线120、数据线130、薄膜晶体管140、像素电极160与公共线170，且设置于一第一基板(图未示)上。其中，栅极线120与数据线130相互交错。薄膜晶体管140包含一栅极(图未示)、一源极144、一漏极146与一半导体层148，薄膜晶体管140的栅极为部分栅极线120所构成，且薄膜晶体管140的半导体层148对应于薄膜晶体管140的栅极，半导体层148与薄膜晶体管140的栅极之间设有一绝缘层(图未示)，薄膜晶体管140的源极144与漏极146分别设置于半导体层148的两侧，且分别延伸至栅极线120两侧，而分别耦接数据线130与像素电极160，且像素电极160经由一通孔149耦接漏极146。公共线170与栅极线120平行设置于第一基板上，像素电极160与公共线170间形成一储存电容162。
承接上述，由于像素电极160为透明导电材质，所以像素电极160的区域即为透光区域，然而公共线170会阻隔部分透光区域。现今为了防止像素发生漏光的情形，第一基板或者相对于第一基板的一第二基板(图未示)会在对应于像素电极160的周围设置一黑色矩阵190，如图1B所示，以阻隔光线自透光区域的周围漏出，所以像素电极160未受黑色矩阵190覆盖的区域与未受公共线170阻隔的区域，即为显示区域180。由于常用像素结构100的漏极146及/或源极144整个位于像素电极160所在的透光区域中，再者漏极146与源极144的材质为不透光材质，所以漏极146与源极144也阻挡了部分光线，如此会缩减像素结构100的显示区域180，也即造成像素结构100的开口率(aperture ratio)降低，且也会导致透光率降低。
请参阅图2A与图2B，其为具蚀刻终止型薄膜晶体管的公知像素结构的俯视示意图。如图所示，图1A与图2A的不同之处在于图2A的像素结构200的薄膜晶体管240为一蚀刻终止型薄膜晶体管，且设置于栅极线220的一侧，蚀刻终止型薄膜晶体管240具有一蚀刻停止层241，其对应于薄膜晶体管240的栅极242，且设置于薄膜晶体管240的半导体层(图未示)上，薄膜晶体管240的源极244与漏极246分别设置于蚀刻停止层241的两侧。其中，源极244耦接于数据线230，而像素电极260经由通孔249耦接漏极246。另外，图2A的像素结构200的像素电极260也延伸设置于下一级栅极线220上，而形成一储存电容262。由于图2A的像素结构200的薄膜晶体管240设置于栅极线220的一侧，因此如图2B所示，黑色矩阵290会因为覆盖薄膜晶体管240及其周围而覆盖到栅极线220的侧面区域，而缩减像素结构200的显示区域280因薄膜晶体管240的位置缩小而导致像素结构200的开口率降低，且也会导致透光率降低。

发明内容
本发明的主要目的，在于提供一种像素结构及其制造方法以及包含该像素结构的光电装置及其制造方法，其增加像素结构的显示区域，以增加像素结构的开口率。
本发明的次要目的，在于提供一种像素结构及其制造方法以及包含该像素结构的光电装置及其制造方法，其为利用薄膜晶体管设置于栅极线，以增加像素结构的开口率。
本发明关于一种像素结构，其包含一基板，其上设置实质上相互交错的至少一栅极线与至少一数据线、至少一薄膜晶体管与至少一像素电极，其中薄膜晶体管位于栅极线，且薄膜晶体管耦接栅极线与数据线及像素电极。
本发明关于一种像素结构的制造方法，其先提供一基板，并形成至少一栅极线、至少一数据线、至少一薄膜晶体管与至少一像素电极于基板上，其中栅极线与数据线实质上相互交错，薄膜晶体管形成于栅极线而与栅极线相对，并耦接栅极线、数据线与像素电极。
本发明关于一种光电装置，其具有本发明所述的像素结构。
本发明关于一种光电装置的制造方法，其具有本发明所述的像素结构的形成方法。
为让本发明上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。


图1A为公知像素结构俯视示意图；图1B为图1A的像素结构的显示区域的俯视示意图；图2A为公知具有蚀刻终止型薄膜晶体管的像素结构的俯视示意图；图2B为图2A的像素结构的显示区域的俯视示意图；图3A为本发明的像素结构的一实施例的俯视示意图；图3B为图3A的像素结构的显示区域的俯视示意图；图4为图3A的一实施例的剖视图；图5为图3A的另一实施例的剖视图；图6为图3A的另一实施例的剖视图；图7为本发明的像素结构的另一实施例的剖视图；图8为本发明的像素结构的另一实施例的俯视示意图；图9为图8的一实施例的剖视图；图10A为本发明的像素结构的另一实施例的俯视示意图；图10B为图10A的像素结构的显示区域的俯视示意图；图11为图10A的一实施例的剖视图；图12A为本发明的像素结构的另一实施例的俯视示意图；
图12B为图12A的像素结构的显示区域的俯视示意图；图13为图12A的一实施例的剖视图；图14为图12A的另一实施例的剖视图；图15为图12A的另一实施例的剖视图；图16为本发明的像素结构的另一实施例的俯视示意图；图17为图16的一实施例的剖视图；以及图18为本发明的光电装置的一实施例的俯视示意图。
其中，附图标记100像素结构 314绝缘层 120栅极线130数据线 320栅极线 412虚设图案140薄膜晶体管 322绝缘层 420栅极线144源极 330数据线 422绝缘层146漏极 332掺杂半导体层424延伸部148半导体层 334掺杂半导体层430数据线149通孔 340薄膜晶体管 432掺杂半导体层160像素电极 344源极434掺杂半导体层162储存电容 346漏极440薄膜晶体管170公共线 348半导体层444源极180显示区域 349通孔446漏极190黑色矩阵 352保护层 448半导体层200像素结构 360像素电极449通孔220栅极线 362具介电系数的层 452保护层230数据线 364绝缘层 454通孔240薄膜晶体管 366电极460像素电极244源极 370公共线 462具介电系数的层246漏极 372储存电容470公共线249通孔 380黑色矩阵472储存电容260像素电极 381缓冲层 480黑色矩阵262储存电容 382显示区域481缓冲层280显示区域 384滤色片层484滤色片层
300像素结构 386平坦层 486平坦层310第一基板 388公共电极488公共电极312虚设图案 390第二基板490第二基板512虚设图案 400像素结构500像素结构520栅极线 410第一基板510第一基板530数据线 630数据线 730数据线532掺杂半导体层 632掺杂半导体层732掺杂半导体层534掺杂半导体层 634掺杂半导体层734掺杂半导体层540薄膜晶体管 640薄膜晶体管 740薄膜晶体管544源极 644源极744源极546漏极 646漏极746漏极548半导体层 648半导体层748半导体层549通孔 649通孔749通孔552保护层 650蚀刻终止层 750蚀刻终止层560像素电极 652保护层 752保护层562具介电系数的层 660像素电极754通孔570公共线 662储存电容760像素电极572储存电容 664具介电系数的层 762储存电容580黑色矩阵 666绝缘层 764具介电系数的层581缓冲层 670黑色矩阵770黑色矩阵582显示区域 671缓冲层 771缓冲层584滤色片层 672显示区域774滤色片层586平坦层 674滤色片层776平坦层588公共电极 676平坦层 778公共电极590第二基板 678公共电极780第二基板600像素结构 680第二基板800显示单元610第一基板 700像素结构802像素结构612绝缘层 710第一基板810光电装置620栅极线 720栅极线 724延伸部622绝缘层 722绝缘层
具体实施例方式
请参阅图3A，其为本发明的像素结构的第一实施例的俯视示意图。如图所示，本发明的像素结构300包含一第一基板310(如图4所示)、至少一栅极线320、至少一数据线330、至少一薄膜晶体管340与至少一像素电极360，其中栅极线320、数据线330、薄膜晶体管340与像素电极360设置于第一基板310上。栅极线320与数据线330实质上相互交错，此实施例的薄膜晶体管340位于栅极线320上而与栅极线320相对，薄膜晶体管340耦接于栅极线320、数据线330与像素电极360。其中，相对于薄膜晶体管340的部分栅极线320以作为薄膜晶体管340的一栅极，而薄膜晶体管340的一半导体层348设置于栅极上方，也即半导体层348位于栅极线320相对于薄膜晶体管340的区域上方，薄膜晶体管340的一源极344与一漏极346设置于半导体层348上，且皆位于栅极线320上，其中源极344耦接于数据线330。像素电极360经由相对于栅极线320的一通孔(Through Hole，TH)349耦接于漏极346。
承接上述，第一基板310上更设置一公共线370，且公共线370与栅极线320实质上平行，因此公共线370也与数据线330实质上相互交错，且公共线370与像素电极360之间形成一储存电容372。在本实施例中，像素电极360为透明导电材质，因此像素电极360的区域即为像素结构300的透光区域，但公共线370为非透明导电材质，所以公共线370阻隔了像素结构300部分透光区域。
另外，如图3B所示，像素结构300的第一基板310或者相对于第一基板310的一第二基板390(如图4所示)会在相对于像素电极360的周围设置一黑色矩阵380，以覆盖部分该栅极线320、部分该数据线330、该薄膜晶体管340及部分该像素电极360，以防止像素发生漏光的情形。由于通过像素电极360的光线会受到黑色矩阵380的遮蔽与受到公共线370阻隔，所以像素电极360未受黑色矩阵380覆盖与未受公共线370阻隔的区域，即为显示区域382。由于本发明的薄膜晶体管340位于栅极线320上，因此黑色矩阵380覆盖栅极线320的同时也会覆盖薄膜晶体管340，所以由图1B与图3B比较可明显得知，本发明实施例的像素结构300的开口率较常用像素结构100的开口率大，其主要是因为常用像素结构100的漏极146及/或源极144整个位于像素电极160所在的透光区域中。再者漏极146与源极144的材质为不透光材质，所以漏极146及/或源极144阻挡了部分光线，而使得开口率增加降低，也就是说本发明的像素结构300的显示区域382实质上大于常用像素结构100的显示区域180，相对而言，本发明的像素结构300的开口率也相对提高。
此外，本发明的像素结构300的另一实施例，可不需在第一基板310上设置公共线370，而将像素电极360延伸覆盖至下一栅极线320的部分区域，以在下一栅极线320的部分区域形成储存电容，如此显示区域382即不会受公共线370影响而缩减，因此可增加像素结构300的显示区域382面积以及开口率。此外，为了检测像素结构300的缺陷，因此第一基板310上更设置至少一虚设图案(dummy pattern)312，以检测像素结构300的缺陷(如残留物与像素结构300内任一层导体层及/或半导体层接触所产生的短路等)，在此实施例中第一基板310上设置多个虚设图案312，其位于像素结构300的四个角落，此仅为本发明的一实施例并不局限虚设图案312所设置的位置，也可选择性地设置于像素结构300中的任一位置，例如环绕该显示区域、设置于易发生残留物之处、平行栅极线320、数据线330、公共线370的其中至少一者设置、或其它设置方式。本发明实施例的虚设图案312是以曝露出第一基板310的通孔为例，但不限于此，也可选择性地为沟槽、狭缝、或上述的混合使用。当然，若像素结构300不需要检测，则虚设图案312也可不设置。又，本发明的像素结构300，较佳地，更包含至少一遮光层(图未示)，其设置于该第一基板310上，并与该数据线330及该栅极线320的至少一者平行，但不限于此，也可不包含遮光层。
请参阅图4，其为图3A的AA’方向的剖视图。如图所示，本发明的像素结构300的栅极线320与公共线370设置于第一基板310上，此实施例的薄膜晶体管340位于栅极线320上，其中相对于薄膜晶体管340的部分栅极线320以作为薄膜晶体管340的栅极。一绝缘层322设置于第一基板310、部分栅极线320与/或公共线370上。半导体层348设置于绝缘层322上，且半导体层348位于相对薄膜晶体管340的部分栅极线320的位置。源极344与漏极346设置于半导体层348的二端。再者，本发明的实施例，较佳地，设置掺杂半导体层332、334于半导体层348上，且分别位于与源极344及漏极346接触之处，以降低电阻值。源极344、漏极346与位于源极344和漏极346之间的半导体层348上设置一保护层352，保护层352也设置于相对部分第一基板310与公共线370的绝缘层322上。像素电极360设置于第一基板310上，且位于保护层352上，而像素电极360经通孔349耦接漏极346，且像素电极360与公共线370之间形成储存电容372。
承接上述，像素结构300更包含有一第二基板390，其相对于第一基板310设置，第二基板390具有黑色矩阵380、一滤色片层384与公共电极388。其中黑色矩阵380设置于部分第二基板390，且对应于栅极线320、薄膜晶体管340与数据线(图未示)，且滤色片层384设置于对应像素电极360的第二基板390上。公共电极388设置于滤色片层384上且耦接一共同电压，其与数据线传送至像素电极360的数据信号产生压差变化，因而驱使像素电极360与公共电极388所接触的一具介电系数的层362依据电压差变化显示对应的灰阶亮度。其中，具介电系数的层362为一液晶层、一发光层(如有机材料、无机材料、或上述的组合)或上述的组合，以显示对应的灰阶亮度。换句话说，具介电系数的层362是设置于第一基板310及第二基板390之间。此外，为了能够降低滤色片层384的剥落的现象产生，在本实施例中，较佳地，包含一缓冲层381设置于黑色矩阵380与第二基板390上，但不限于此，也可不形成缓冲层381或形成于滤色片层384之下及/或部分黑色矩阵380上。当然，若为了解决滤色片层384的落差问题，在本实施例中，较佳地，包含一平坦层386设置于黑色矩阵380与滤色片层384上，但不限于此，也可不设置平坦层386。
请参阅图5，其为图3A的另一实施例的剖视图。图5的剖视方向同为图3A的AA’方向。本发明可适用于滤色片于阵列上(Color filter On Array，COA)型式的像素结构，此种型式的像素结构的滤色片层384位于第一基板310，且位于薄膜晶体管340上。如图所示，此实施例的像素结构300同样具有第一基板310、栅极线320、薄膜晶体管340、像素电极360与储存电容372，而栅极线320、薄膜晶体管340、像素电极360与储存电容372设置于第一基板310上。部分栅极线320对应于薄膜晶体管340而作为薄膜晶体管340的栅极。薄膜晶体管340包含有绝缘层322而设置于栅极线320、部分第一基板310与公共线370上；半导体层348设置于部分绝缘层322上且对应于薄膜晶体管340的栅极；源极344与漏极346分别设置于半导体层348的二端。再者，本发明的实施例，较佳地，设置掺杂半导体层332、334于半导体层348上，且分别与源极344及漏极346接触，以降低电阻值。保护层352设置于源极344、漏极346与部分半导体层348上。像素电极360设置于部分保护层352上，且像素电极360经由通孔349耦接漏极346，此外像素电极360更对应于公共线370而形成储存电容372。
承接上述，像素结构300，较佳地，更包含另一绝缘层364，其设置于薄膜晶体管340与像素电极360上，黑色矩阵380设置于绝缘层364上，由于黑色矩阵380相对于栅极线320，而薄膜晶体管340位于栅极线320上，因此黑色矩阵380同样相对于薄膜晶体管340，滤色片层384设置于绝缘层364上，但不限于此，也可不设置另一绝缘层364。滤色片层384与部分的黑色矩阵380上设置有平坦层386，但不限于此，也可不设置平坦层386。也就是，滤色片层384依着的前结构轮廓来形成具有多阶的结构。此外，为了能够降低滤色片层384的剥落的现象产生，在本实施例中，较佳地，包含缓冲层381设置于部分绝缘层364及黑色矩阵380上，但不限于此，也可不形成缓冲层381或形成于滤色片层384之下及/或部分黑色矩阵380上。再者，像素结构300所包含的第二基板390设有公共电极388，第二基板390相对于第一基板310。
此外，第一基板310与第二基板390之间还设置有具介电系数的层362而位于平坦层386与公共电极388之间，此实施例中具介电系数的层362为一液晶层，但不限于此，也可为一发光层(如有机材料、无机材料、或上述的组合)或上述的组合。由于本发明可用于滤色片于阵列上型式的像素结构中，也就是滤色片位于薄膜晶体管阵列上型式的像素结构300的薄膜晶体管340位于栅极线320，因此本发明可让滤色片于阵列上型式的像素结构增加显示区域，以提升显示效能。
请参阅图6，其为图3A的另一实施例的剖视图。图6的剖视方向同为图3A的AA’方向。本发明也适用于阵列于滤色片上(Array On Color filter，AOC)的像素结构，此种型式的像素结构的滤色片层384位于第一基板310，且薄膜晶体管340位于滤色片层384上。如图所示，此实施例的像素结构300也具有第一基板310，且第一基板310上设有黑色矩阵380、滤色片层384与平坦层386。滤色片层384与部分的黑色矩阵380上设置有平坦层386，但不限于此，也可不设置平坦层386。此外，为了能够降低滤色片层384的剥落的现象产生，在本实施例中，较佳地，包含缓冲层381设置于部分第一基板310上及黑色矩阵380上，但不限于此，也可不形成缓冲层381或形成于滤色片层384之下及/或部分黑色矩阵380上。再者，为了改善栅极线320与平坦层386的吸附性，较佳地，更设置一绝缘层314于平坦层386上。此实施例的栅极线320、薄膜晶体管340、像素电极360与储存电容372设置于绝缘层314上，且薄膜晶体管340与储存电容372电性相接，但不限于此，也可不设置另一绝缘层314。此实施例的薄膜晶体管340位于栅极线320上，对应于薄膜晶体管340的部分栅极线320作为薄膜晶体管340的栅极，且薄膜晶体管340同样包含绝缘层322、半导体层348、源极344、漏极346与保护层352。源极344与漏极346分别设置于半导体层348的二端。再者，本发明的实施例，较佳地，设置掺杂半导体层332、334于半导体层348上，且分别接触源极344与漏极346，以降低电阻值。部分保护层352上设置像素电极360，且像素电极360经由通孔349耦接漏极346，并对应于设置在绝缘层314的公共线370，以形成于储存电容372。
此外，像素结构300尚包含第二基板390，其相对于第一基板310而设置，且设有公共电极388。公共电极388与第一基板310的像素电极360之间设置有具介电系数的层362，其中，具介电系数的层362为一液晶层、一发光层(如有机材料、无机材料、或上述的组合)或上述的组合，以显示对应的灰阶亮度。由于阵列于滤色片上型式的像素结构可运用本发明，而使得薄膜晶体管340位于栅极线320，因此可提升阵列于滤色片上型式的像素结构的显示区域，以提升显示效能。
图3A的的像素结构300的另一实施例为有机发光型式的像素结构，其剖视图如图7所示，此种型式的像素结构不需设有通孔349而与像素电极360耦接薄膜晶体管340的漏极346。如图所示，此实施例的像素结构300包含有第一基板310、栅极线320、数据线(图未示)、薄膜晶体管340与像素电极360，以及具介电系数的层362，而此实施例的具介电系数的层362为有机发光层。栅极线320与数据线实质上相互交错，而此实施例的薄膜晶体管340位于栅极线320上，其中与薄膜晶体管340相对的部分栅极线即为薄膜晶体管340的栅极，薄膜晶体管340也包含绝缘层322、半导体层348、源极344、漏极346与保护层352。绝缘层322设置于部分第一基板310与栅极线320上，半导体层348设置于部分绝缘层322上，且位于相对薄膜晶体管340的部分栅极线320的位置。源极344与漏极346分别设置于半导体层348的二端。再者，本实施例，较佳地，半导体层348上设置掺杂半导体层332、334，其分别接触源极344与漏极346，以降低电阻值。其中源极344耦接数据线。像素电极360设置于部分绝缘层322上，且耦接漏极346。在本发明的实施例中，是以漏极346与像素电极360的交界处实质上呈现水平为实施范例，但不限于此，也可选择性为部分像素电极360于漏极346之上或之下。
承接上述，部分像素电极360上设置具介电系数的层362，而具介电系数的层362上设置一电极366。而源极344、漏极346、部分半导体层348与电极366上设置保护层352。本发明是让像素结构300增加显示区域的面积，因而提升有机发光型式的像素结构的显示效能。
请参阅图8，其为本发明的另一实施例的像素结构的俯视示意图。如图所示，本发明的像素结构400包含第一基板410(如图9所示)、栅极线420、数据线430、薄膜晶体管440、像素电极460与储存电容472，而栅极线420、数据线430、薄膜晶体管440、像素电极460以及储存电容472设置于第一基板410上，其中，栅极线420与数据线430实质上相互交错。此实施例的薄膜晶体管440位于栅极线420上，且薄膜晶体管440耦接于栅极线420、数据线430与像素电极460，而薄膜晶体管440与储存电容472电性相接。像素结构400更包含一通孔454，其位于栅极线420上，且通孔454的位置对应于薄膜晶体管440，而栅极线420延伸一延伸部424至通孔454，以作为薄膜晶体管440的栅极。薄膜晶体管440的半导体层448相对于薄膜晶体管440的栅极，薄膜晶体管440的源极444与漏极446位于半导体层448上，且皆位于栅极线420上，其中源极444耦接于数据线430。像素电极460经由对应于漏极446的通孔449耦接于漏极446，且部分像素电极460相对于设置在第一基板410的公共线470以形成储存电容472。
此外，本发明的像素结构400的另一实施例，不需设置公共线470于第一基板410上，而延伸像素电极460至下一级栅极线420的部分区域，以在下一级栅极线420形成储存电容。此外，为了检测像素结构400的缺陷，因此第一基板410上更设置至少一虚设图案412，以检测像素结构400的缺陷(如残留物与像素结构400内任一层导体层及/或半导体层接触所产生的短路等)，其位于像素结构400的四个角落，此仅为本发明的一实施例并不局限虚设图案412所设置的位置，也可选择性地设置于像素结构400中的任一位置，例如环绕该显示区域、设置于易发生残留物之处、平行栅极线420、数据线430、公共线470的其中至少一者设置、或其它设置方式。本发明实施例的虚设图案412是以曝露出第一基板410的通孔为例，但不限于此，也可选择性地为沟槽、狭缝、或上述的混合使用。当然，若像素结构400不需要检测，则虚设图案412也可不设置。又，本发明的像素结构400更包含至少一遮光层(图未示)，其设置于第一基板410上，并与数据线430与栅极线420的至少一者平行，但不限于此，也可不包含遮光层。
请参阅图9，其为图8的一实施例的剖视图。图9的剖视方向为图8的BB’方向。如图所示，本发明的像素结构400的栅极线420与公共线470设置于第一基板410上，其中栅极线420上设置通孔454，且通孔454对应于薄膜晶体管440，对应于薄膜晶体管440的部分栅极线420所延伸的延伸部424会经由通孔454延伸至薄膜晶体管440下而作为薄膜晶体管440的栅极。本实施例，较佳地，部分栅极线420的延伸部424是以从通孔454的一边延伸但不连接于此通孔454的另一边的栅极线420为例，也就是说延伸部424为部分栅极线420延伸至通孔454中但未贯穿通孔454，但也可以连接至通孔454的另一边，也就是说部分栅极线420也可延伸至通孔454中且贯穿通孔454。薄膜晶体管440包含绝缘层422、半导体层448、源极444、漏极446与保护层452。绝缘层422设置于栅极线420上，部分第一基板410与/或公共线470上。半导体层448设置于对应薄膜晶体管440的部分绝缘层422上。源极444与漏极446分别设置半导体层448的二端。再者，本发明的实施例，较佳地，半导体层448上设置掺杂半导体层432、434，而分别接触源极444与漏极446，以降低电阻值。源极444耦接数据线430(如图8所示)。保护层452设置于源极444、漏极446与部分半导体层448上，保护层452也设置于部分第一基板410与公共线470两者所相对的部分绝缘层422上。另外，像素电极460设置于部分保护层452，且经通孔449耦接漏极446，而部分像素电极460相对于公共线470而形成储存电容472。
此外，像素结构400更包含第二基板490，其相对于第一基板410，而部分第二基板490设置有黑色矩阵480、滤色片层484与公共电极488。其中黑色矩阵480设置于部分第二基板490，且对应于栅极线420与薄膜晶体管440，且滤色片层484设置于对应像素电极460的第二基板490上。公共电极488设置于滤色片层484上且耦接一共同电压，其与数据线430传送至像素电极460的数据信号产生压差变化，因而驱使像素电极460与公共电极488所接触的一具介电系数的层462依据电压差变化显示对应的灰阶亮度。其中，具介电系数的层462为一液晶层、一发光层(如有机材料、无机材料、或上述的组合)或上述的组合，以显示对应的灰阶亮度。换句话说，具介电系数的层462是设置于第一基板410及第二基板490之间。此外，为了能够降低滤色片层484的剥落的现象产生，在本实施例中，较佳地，包含一缓冲层481设置于黑色矩阵480与第二基板490上，但不限于此，也可不形成缓冲层481或形成于滤色片层484之下及/或部分黑色矩阵480上。当然，若为了解决滤色片层484的落差问题，在本实施例中，较佳地，包含一平坦层486设置于黑色矩阵480与滤色片层484上，但不限于此，也可不设置平坦层486。又，像素结构400的通孔454供栅极线420的延伸部424延伸而作为薄膜晶体管440的栅极的设计，也可运用于如图5与图6所示的像素结构型式，而应用于滤色片于阵列上型式的像素结构或阵列于滤色片上型式的像素结构。
请参阅图10A，其为本发明的另一实施例的像素结构的俯视示意图。如图所示，本发明的像素结构500类似于图3A的像素结构300，且二者呈对称设置。像素结构500也是包含第一基板510(如图11所示)、栅极线520、数据线530、薄膜晶体管540与像素电极560，其中栅极线520与数据线530设置于第一基板510上，栅极线520与数据线530实质上相互交错。此实施例的薄膜晶体管540位于栅极线520上，其中薄膜晶体管540的所相对的栅极线520相反于图3A的薄膜晶体管540所相对的栅极线520，也就是说，此实施例的薄膜晶体管540所设置的位置相反于图3A的薄膜晶体管540所设置的位置。此实施例同样以相对于薄膜晶体管540的部分栅极线520作为薄膜晶体管540的栅极，薄膜晶体管540的半导体层548位于栅极线520上，且对应于薄膜晶体管540的栅极。薄膜晶体管540的源极544与漏极546位于半导体层548上，且源极544与漏极546也位于栅极线520上，其中源极544耦接于数据线530。像素电极560经由通孔549耦接于漏极546，其中像素电极560耦接漏极546的位置上下相反于图3A的像素电极560。
此外，像素电极560也相对于设置于第一基板510的公共线570，以形成储存电容572。此外，为了检测像素结构500的缺陷，因此第一基板510上更设置至少一虚设图案(dummy pattern)512，以检测像素结构500的缺陷(如残留物与像素结构500内任一层导体层及/或半导体层接触所产生的短路等)，于此实施例中第一基板510上设置多个虚设图案512，其位于像素结构500的四个角落，此仅为本发明的一实施例并不局限虚设图案512所设置的位置，也可选择性地设置于像素结构500中的任一位置，例如环绕该显示区域、设置于易发生残留物之处、平行栅极线520、数据线530、公共线570的其中至少一者设置、或其它设置方式。本发明实施例的虚设图案512是以曝露出第一基板510的通孔为例，但不限于此，也可选择性地为沟槽、狭缝、或上述的混合使用。当然，若像素结构不需要检测，则虚设图案也可不设置。又，本发明的像素结构500更包含至少一遮光层(图未示)，其设置于第一基板510上，并与数据线530与栅极线520的至少一者平行，但不限于此，也可不包含遮光层。另外，本发明的像素结构500的另一实施例，第一基板510上可不需设置公共线570，而直接延伸像素电极560至覆盖上一栅极线520的部分区域，以形成储存电容于上一栅极线520的部分区域。
另外，如图10B所示，像素结构500的黑色矩阵580相对于像素电极560的周围而位于第一基板510或者相对于第一基板510的第二基板590(如图11所示)，以覆盖部分该栅极线520、部分该数据线530、该薄膜晶体管540。由于黑色矩阵580与公共线570会阻隔光线通过，所以未受黑色矩阵580与公共线570阻隔而相对像素电极560的区域即为显示区域582。
请参阅图11，其为图10A的一实施例的剖视图。图11的剖视方向为图10A的CC’方向。如图所示，本发明的像素结构500的栅极线520与公共线570设置于第一基板510上，此实施例的薄膜晶体管540位于栅极线520上。薄膜晶体管540包含绝缘层522、半导体层548与保护层552。对应于薄膜晶体管540的部分栅极线520以作为薄膜晶体管540的栅极。绝缘层522设置于部分第一基板510、栅极线520与/或公共线570上。对应于薄膜晶体管540的部分绝缘层522上设置半导体层548。源极544与漏极546设置于半导体层548的二端。再者，本发明的实施例，较佳地，设置掺杂半导体层532、534于半导体层548上，而分别接触源极544与漏极546，以降低电阻值。源极544、漏极546与位于源极544和漏极546之间的半导体层548上设置一保护层552，保护层552也设置于相对部分第一基板510与公共线570的绝缘层522上。
承接上述，像素电极560设置于第一基板510上，而位于部分保护层552，且像素电极560经通孔549耦接漏极546，且部分像素电极560对应于公共线570以形成储存电容572。另外，像素结构500更设置第二基板590，其相对于第一基板510，第二基板590具有黑色矩阵580、一滤色片层584与公共电极588。其中黑色矩阵580设置于部分第二基板590，且对应于栅极线520与薄膜晶体管540，且滤色片层584设置于对应像素电极560的第二基板590上。公共电极588设置于滤色片层584上且耦接一共同电压，其与数据线(图未示)传送至像素电极560的数据信号产生压差变化，因而驱使像素电极560与公共电极588所接触的一具介电系数的层562依据电压差变化显示对应的灰阶亮度。其中，具介电系数的层562为一液晶层、一发光层(如有机材料、无机材料、或上述的组合)或上述的组合，以显示对应的灰阶亮度。换句话说，具介电系数的层562是设置于第一基板510及第二基板590之间。此外，为了能够降低滤色片层584的剥落的现象产生，在本实施例中，较佳地，包含一缓冲层581设置于黑色矩阵580与第二基板上590，但不限于此，也可不形成缓冲层581或形成于滤色片层584之下及/或部分黑色矩阵580上。当然，若为了解决滤色片层584的落差问题，在本实施例中，较佳地，包含一平坦层586设置于黑色矩阵580与滤色片层584上，但不限于此，也可不设置平坦层586。除此之外，图10A的像素结构500可为滤色片于阵列上型式或阵列于滤色片上型式的像素结构，其如图5与图6所示的像素结构型式。
请参阅图12A，其为本发明的另一实施例的像素结构的俯视示意图。如图所示，本发明的像素结构600包含第一基板610(如图13所示)、栅极线620、数据线630、薄膜晶体管640与像素电极660。栅极线620与数据线630实质上相互交错，此实施例的薄膜晶体管640为一蚀刻终止型薄膜晶体管，且位于栅极线620上，部分栅极线620对应于薄膜晶体管640而作为薄膜晶体管640的栅极。蚀刻终止型的薄膜晶体管640具有一蚀刻终止层650，其设置于薄膜晶体管640的半导体层648(如图13所示)上，且对应于薄膜晶体管640的栅极，薄膜晶体管640的源极644与漏极646分别位于蚀刻终止层650两侧，其中，源极644耦接数据线630，像素电极660经通孔649耦接漏极646，且像素电极660延伸至另一栅极线620而形成储存电容662。因此，本实施例的蚀刻终止层650，其设置于薄膜晶体管640的半导体层648(如图13所示)上，且蚀刻终止层650二端分别具有源极644及漏极646。再者，本发明的实施例，较佳地，设置掺杂半导体层632、634于源极644、漏极646与半导体层648接触之处，以降低电阻值。
另外，如图12B所示，相对于像素电极660的周围设置有黑色矩阵670，其位于第一基板610或者相对于第一基板610的第二基板680(如图13所示)，以覆盖部分该栅极线620、部分该数据线630、该薄膜晶体管640。由于黑色矩阵670会阻隔光线通过，所以未受黑色矩阵670阻隔而相对像素电极660的区域即为显示区域672。
此外，本发明的像素结构600的另一实施例，是未将像素电极660延伸至下一栅极线620，而在第一基板610上更设置一公共线(图未示)，而部分像素电极660对应公共线，以在像素电极660与公共线之间形成储存电容。此外，为了检测像素结构600的缺陷，因此第一基板610上更可设置至少一虚设图案(dummy pattern，图未示)，以检测像素结构600的缺陷(如残留物与像素结构600内任一层导体层及/或半导体层接触所产生的短路等)，其中一实施方式，虚设图案可位于像素结构600的四个角落，此仅为本发明的一实施例并不局限虚设图案所设置的位置，也可选择性地设置于像素结构600中的任一位置，例如环绕该显示区域、设置于易发生残留物之处、平行栅极线620、数据线630的其中至少一者设置、或其它设置方式。本发明可用曝露出第一基板610的通孔以作为虚设图案为例，但不限于此，也可选择性地为沟槽、狭缝、或上述的混合使用。当然，若像素结构600不需要检测，则虚设图案也可不设置。又，本发明的像素结构600更包含至少一遮光层(图未示)，其设置于第一基板610上，并与数据线630与栅极线620的至少一者平行，但不限于此，也可不包含遮光层。
请参阅图13，其为图12A的一实施例的剖视图。图13的剖视方向为图12A的DD’方向。如图所示，本发明的像素结构600的栅极线620设置于第一基板610上，此实施例的薄膜晶体管640为蚀刻终止型薄膜晶体管，且位于栅极线620上，其中相对于薄膜晶体管640的部分栅极线620用于作为薄膜晶体管640的栅极。绝缘层622位于部分第一基板610与栅极线620上，半导体层648设置于对应薄膜晶体管640的部分绝缘层622上。源极644与漏极646，分别设置于蚀刻终止层650及半导体层648上。再者，本发明的实施例，较佳地，半导体层648上设置有掺杂半导体层632、634，而分别接触源极644与漏极646，以降低电阻值。因此，蚀刻终止层650设置于半导体层648上，且掺杂半导体层632及634、源极644及漏极646位于蚀刻终止层650的二端上。其中薄膜晶体管640的源极644耦接数据线630。保护层652设置于部分绝缘层622、源极644、漏极646与蚀刻终止层650上。像素电极660设置于部分保护层652上，且经通孔649耦接薄膜晶体管640的漏极646，像素电极660对应于下一栅极线620而形成储存电容662。
另外，像素结构600尚包含第二基板680，其与第一基板610相对。部分第二基板680设置黑色矩阵670、一滤色片层674与公共电极678。其中黑色矩阵670设置于部分第二基板680，且黑色矩阵670相对于部分栅极线620、薄膜晶体管640及/或数据线(图未示)。滤色片层674设置于对应像素电极660的第二基板680上。公共电极678设置于滤色片层674上且耦接一共同电压，其与数据线630传送至像素电极660的数据信号产生压差变化，因而驱使像素电极660与公共电极678所接触的一具介电系数的层664依据电压差变化显示对应的灰阶亮度。其中，具介电系数的层664为一液晶层、一发光层(如有机材料、无机材料、或上述的组合)或上述的组合，以显示对应的灰阶亮度。换句话说，具介电系数的层664是设置于第一基板610及第二基板680之间。此外，为了能够降低滤色片层674的剥落的现象产生，在本实施例中，较佳地，包含一缓冲层671设置于黑色矩阵670与第二基板上680，但不限于此，也可不形成缓冲层671或形成于滤色片层674之下及/或部分黑色矩阵670上。当然，若为了解决滤色片层674的落差问题，在本实施例中，较佳地，包含一平坦层676设置于黑色矩阵670与滤色片层674上，但不限于此，也可不设置平坦层676。
请参阅图14，其为图12A的另一实施例的剖视图。图14的剖视方向同为图12A的DD’方向。如图所示，本发明也可适用于具蚀刻终止型薄膜晶体管的滤色片于阵列上(Color filter On Array，COA)型式的像素结构。如图所示，此实施例的像素结构600也包含第一基板610、栅极线620、薄膜晶体管640、像素电极660与储存电容662，而栅极线620、薄膜晶体管640、像素电极660与储存电容662设置于第一基板610上。相对于薄膜晶体管640的部分栅极线620即为薄膜晶体管640的栅极。此实施例的薄膜晶体管640同样包含绝缘层622、半导体层648、蚀刻终止层650、源极644、漏极646与保护层652。
承接上述，绝缘层622设置于栅极线620与部分第一基板610上，半导体层648设置于部分绝缘层622上且对应于薄膜晶体管640的栅极线620，蚀刻终止层650设置于半导体层648上，源极644与漏极646分别设置于蚀刻终止层650及半导体层648上。再者，本发明的实施例，较佳地，设置掺杂半导体层632、634，以降低电阻值。所以，蚀刻终止层650设置于半导体层648上，且蚀刻终止层650的二端上，设置有掺杂半导体层632及634、源极644与漏极646。保护层652设置于源极644、漏极646与蚀刻终止层650上，且保护层652也设置于部分绝缘层622上。像素电极660设置于部分保护层652上，且经由通孔649耦接漏极646，此外像素电极660更相对于另一栅极线620的部分区域而形成储存电容662。另外，像素结构600更包含另一绝缘层666，其设置于薄膜晶体管640与像素电极660上，黑色矩阵670设置于绝缘层666上，其中黑色矩阵670的位置相对于薄膜晶体管640、栅极线620及/或数据线(未图标)。滤色片层674位于绝缘层666上及部分黑色矩阵670上，但不限于此，也可不设置另一绝缘层666。
此外，为了能够降低滤色片层674的剥落现象产生，在本实施例中，较佳地，包含一缓冲层671设置于黑色矩阵670与第二基板上680，但不限于此，也可不形成缓冲层671或形成于滤色片层674之下及/或部分黑色矩阵670上。当然，若为了解决滤色片层674的落差问题，在本实施例中，较佳地，包含一平坦层676设置于黑色矩阵670与滤色片层674上，但不限于此，也可不设置平坦层676。
此外，像素结构600的第二基板680设有公共电极678，第二基板680相对于第一基粄610，且二者之间设置有具介电系数的层664，其中，具介电系数的层664为一液晶层、一发光层(如有机材料、无机材料、或上述的组合)或上述的组合，以显示对应的灰阶亮度。由于本发明可用于具蚀刻终止型薄膜晶体管的滤色片于阵列上型式的像素结构中，也就是滤色片于阵列上型式的像素结构600的薄膜晶体管640位于栅极线620上，因此本发明可增加具蚀刻终止型薄膜晶体管的滤色片于阵列上型式的像素结构的显示区域，以提升显示效能。
请参阅图15，其为图12A的另一实施例的剖视图。图15的剖视方向同为图12A的DD’方向。本发明也适用于具蚀刻终止型薄膜晶体管的阵列于滤色片上(Array On Color filter，AOC)型式的像素结构。如图所示，此实施例的像素结构600也包含第一基板610，而黑色矩阵670与滤色片层674设置于第一基板610上，且滤色片层674与部分的黑色矩阵670上设有平坦层676，但不限于此，也可不设置平坦层676。另外，为了能够减少滤色片层674的剥落现象，本实施例中，较佳地，包含缓冲层671，其设置于部分第一基板610上及黑色矩阵670上，但不限于此，也可不形成缓冲层671或形成于滤色片层674之下及/或部分黑色矩阵670上。为了改善栅极线620与平坦层676的附着性，本实施例中，较佳地，平坦层676上更设置另一绝缘层612。此实施例的栅极线620、薄膜晶体管640、像素电极660与储存电容662设置于绝缘层612上，而薄膜晶体管640与储存电容662电性相接，但不限于此，也可不设置另一绝缘层612。其中相对应于薄膜晶体管640的部分栅极线620即为薄膜晶体管640的栅极，且此实施例的薄膜晶体管640同样包含绝缘层622、半导体层648、源极644、漏极646、蚀刻中止层650与保护层652。
承接上述，绝缘层622设置于栅极线620与部分第一基板610上，半导体层648设置于部分绝缘层622上，且对应于薄膜晶体管640的栅极线620，蚀刻终止层650设置于半导体层648上，源极644与漏极646分别设置于蚀刻终止层650及半导体层648上。再者，本发明的实施例，较佳地，设置有掺杂半导体层632、634，以降低电阻值。所以，半导体层648上且蚀刻终止层650的二端，设置有掺杂半导体层632及634、源极644与漏极646。保护层652设置于源极644、漏极646与蚀刻终止层650上，保护层652也设置于部分相对于第一基板610的绝缘层622上。像素电极660设置于部分保护层652上，且像素电极660经由通孔649耦接漏极646，并延伸至下一级栅极线620的部分区域，以形成于储存电容662。
此外，像素结构600尚包含第二基板680，其相对于第一基板610而设置，且设有公共电极678。公共电极678与位于第一基板610的像素电极660两者之间设置有具介电系数的层664，其中，具介电系数的层664为一液晶层、一发光层(如有机材料、无机材料、或上述的组合)或上述的组合，以显示对应的灰阶亮度。
由于本发明也可用于具蚀刻终止型薄膜晶体管的阵列于滤色片上型式的像素结构中，也就是阵列于滤色片上型式的像素结构600的薄膜晶体管640位于栅极线620上，因此本发明也让具蚀刻终止型薄膜晶体管的阵列于滤色片上型式的像素结构增加显示区域，以提升显示效能。请参阅图16，其为本发明的另一实施例的像素结构的俯视示意图。如图所示，本发明的像素结构700包含第一基板710(如图17所示)、栅极线720、数据线730、薄膜晶体管740、像素电极760与储存电容762，而栅极线720、数据线730、薄膜晶体管740、像素电极760以及储存电容762设置于第一基板710上，其中，栅极线720与数据线730实质上相互交错，而薄膜晶体管740与储存电容762电性相接。此实施例的薄膜晶体管740位于栅极线720上，且像素结构700更包含一通孔754，其同样位于栅极线720上，且通孔754相对于薄膜晶体管740，而栅极线720的延伸部724延伸至通孔754，以作为薄膜晶体管740的栅极。此实施例的薄膜晶体管740为一蚀刻终止型的薄膜晶体管，其所包含的蚀刻终止层750相对于薄膜晶体管740的栅极，并位于薄膜晶体管的半导体层(图未示)上，薄膜晶体管740的源极744与漏极746位于蚀刻终止层750两端上，且皆位于栅极线720上，其中源极744耦接于数据线730。像素电极760经由通孔749耦接于漏极746，且部分像素电极760延伸至对应于下一级栅极线720的部分区域，以形成储存电容762。
此外，本发明的像素结构700的另一实施例，不将像素电极760延伸至下一级栅极线720的部分区域，而设置公共线(图未示)于第一基板710上，以在像素电极760与公共线的间形成储存电容。此外，第一基板710上更可设置至少一虚设图案(图未示)，以检测像素结构700的缺陷(如残留物与像素结构700内任一层导体层及/或半导体层接触所产生的短路等)，其中一实施方式，虚设图案可位于像素结构700的四个角落，此仅为本发明的一实施例并不局限虚设图案所设置的位置，也可选择性地设置于像素结构700中的任一位置，例如环绕该显示区域、设置于易发生残留物之处、平行栅极线720、数据线730的其中至少一者设置、或其它设置方式。本发明可用曝露出第一基板710的通孔以作为虚设图案为例，但不限于此，也可选择性地为沟槽、狭缝、或上述的混合使用。当然，若像素结构700不需要检测，则虚设图案也可不设置。又，本发明的像素结构700更包含至少一遮光层(图未示)，其设置于第一基板710上，并与数据线730与栅极线720的至少一者平行，但不限于此，本发明的像素结构700也可不包含遮光层。
请参阅图17，其为图16的一实施例的剖视图。图17的剖视方向为图16的EE’方向。如图所示，本发明的像素结构700的栅极线720设置于第一基板710上，而薄膜晶体管740位于栅极线720上，其中栅极线720上设置通孔754，且通孔754对应于薄膜晶体管740，对应于薄膜晶体管740的部分栅极线720会经由通孔754将延伸部724延伸至薄膜晶体管740下而作为薄膜晶体管740的栅极。本实施例，较佳地，部分栅极线720的延伸部724是以从通孔754的一边延伸但不连接于此通孔754的另一边为例，也就是说延伸部724为部分栅极线720延伸至通孔754中但未贯穿通孔754，但也可以连接至通孔754的另一边，也就是说部分栅极线720延伸至通孔754中并贯穿通孔754。此实施例的薄膜晶体管740包含绝缘层722、半导体层748、源极744、漏极746、蚀刻终止层750与保护层752。
承接上述，绝缘层722设置于栅极线720上与部分第一基板710上。半导体层748设置于对应薄膜晶体管740的部分绝缘层722上。蚀刻终止层750设置于半导体层748上，源极744与漏极746分别设置于半导体层748上及蚀刻终止层750两端上。再者，本发明的实施例，较佳地，半导体层748上设置有掺杂半导体层732、734，而分别接触源极744与漏极746，以降低电阻值。所以，蚀刻终止层750设置于半导体层748上，且掺杂半导体层732及734、源极744与漏极746设置于蚀刻终止层750的二端。保护层752设置于源极744、漏极746与蚀刻终止层750上，保护层752也设置于部分第一基板710所相对的部分绝缘层722上。另外，像素电极760设置于部分保护层752上，且经通孔749耦接漏极746，而像素电极760延伸至下一级栅极线720，以形成储存电容762。
此外，像素结构700更包含第二基板780，其相对于第一基板710，而部分第二基板780设置有黑色矩阵770、滤色片层774与公共电极778。其中黑色矩阵770设置于部分第二基板780，且对应于栅极线720与薄膜晶体管740及/或数据线(图未示)，且滤色片层774设置于对应像素电极760的第二基板780上。公共电极778设置于滤色片层774上且耦接一共同电压，其与数据线传送至像素电极760的数据信号产生压差变化，因而驱使像素电极760与公共电极778所接触的一具介电系数的层764依据电压差变化显示对应的灰阶亮度。其中，具介电系数的层764为一液晶层、一发光层(如有机材料、无机材料、或上述的组合)或上述的组合，以显示对应的灰阶亮度。换句话说，具介电系数的层764是设置于第一基板710及第二基板780之间。
此外，为了能够降低滤色片层774的剥落的现象产生，在本实施例中，较佳地，包含一缓冲层771而设置于黑色矩阵770与第二基板上780，但不限于此，也可不形成缓冲层771或形成于滤色片层774之下及/或部分黑色矩阵770上。当然，若为了解决滤色片层774的落差问题，在本实施例中，较佳地，包含一平坦层776设置于黑色矩阵770与滤色片层774上，但不限于此，像素结构700也可不设置平坦层776。又，栅极线720的延伸部724延伸至像素结构700的通孔754中而作为薄膜晶体管740的栅极，本实施例也可运用于如图14与图15所示的像素结构型式，而应用于滤色片于阵列上型式的像素结构或阵列于滤色片上型式的像素结构。
再者，本发明上述各实施例所述的第一基板310、410、510、610及710与第二基板390、490、590、680及780的其中至少一者的材质，包含透明材质(如玻璃、石英、或其它材质)、不透明材质(如陶瓷、硅片、或其它材质)及可挠性材质(如聚碳酸酯、聚氯乙烯或其它材质)。又，在上述各实施例中，缓冲层、保护层、绝缘层及平坦层的其中至少一者的材质包含无机材质(如硅氧化物、硅氮化物、硅氮氧化物、碳化硅、氧化铪、或其它材料、或上述的组合)、有机材质(如光刻胶、聚丙酰醚(polyarylene ether；PAE)、聚酰类、聚酯类、聚醇类、聚烯类、苯并环丁烯(benzocyclclobutene；BCB)、HSQ(hydrogen silsesquioxane)、MSQ(methyl silesquioxane)、硅氧碳氢化物(SiOC-H)、或其它材质、或上述的组合)、或上述的组合。
在上述各实施例中，是以有机材质的平坦层与无机材质的缓冲层、绝缘层及保护层为实施范例。若缓冲层的材质为有机材质，为了解决原先的缓冲层与第二基板间的吸附力问题，较佳地，包含一无机材质的绝缘层(未图示)或具有一无机材质及一有机材质的多层绝缘层形成于第二基板上，且其材质如上所述。又，在本发明上述各实施例中，所述的像素电极皆以透明材质(如铟锡氧化物、铝锌氧化物、镉锡氧化物、铟锌氧化物、铝锡氧化物、或其它材料、或上述的组合)为实施范例，但不限于此，也可选择性地为反射材质(如铝(Al)、金(Au)、银(Ag)、铬(Cr)、钼(Mo)、铌(Nb)、钛、钽、钨、钕、或上述的合金、或其它材料、或上述的组合)、或上述的透明材质与反射材质的组合。
又，本发明上述各实施例，皆以具有黑色矩阵为实施例，但不限于此，也可不设置黑色矩阵，以数据线、栅极线、薄膜晶体管、公共线、遮光层、滤色片层堆栈其中至少一者当作黑色矩阵来使用。而上述各实施例所设置的黑色矩阵皆以导电材质(如铝(Al)、金(Au)、银(Ag)、铬(Cr)、钼(Mo)、铌(Nb)、钛、钽、钨、钕、或上述的合金、或其它材料、或上述的组合)为实施例，但不限于此，也可选择性地为有机材质(如有色染料层、有色光刻胶、或至少二有色光刻胶堆栈、或其它材料)、或其它材料、或上述的组合。又，本发明上述各实施例所述的半导体层及掺杂半导体层的排列方式为垂直排列，也可选择性地为水平排列，且其材质包含含硅的非晶材质、含硅的多晶材质、含硅的微晶材质、含硅的单晶材质、或含锗的材质、或其它材料、或上述的组合。此外，本发明的半导体层是以非掺杂的半导体层(如本征半导体层)为实施例，也可选择性地掺杂有掺杂子，且其浓度较掺杂半导体层的浓度较低。并且若仅有半导体层时，其也可于预定区域形成非掺杂区、第一掺杂区及第二掺杂区的其中至少二者，且其排列方式可为垂直排列或水平排列。
此外，本发明上述各实施例的储存电容中的夹层皆以绝缘层及保护层的其中至少一者为范例，也可选择性地更夹设蚀刻终止层、半导体层及掺杂半导体层的其中至少一者于其储存电容中。
如图18所示，本发明的一显示单元800包含多个像素结构802，其中该多个像素结构802为上述各实施例的像素结构的其中的一者，由此增加该多个像素结构802的显示区域，而让显示单元800提升显示效能。显示单元800可运用于一光电装置810，且光电装置810，更具有至少一电子组件(图未示)，如控制组件、操作组件、处理组件、输入组件、存储元件、驱动组件、或其它功能组件、或上述的组合。而光电装置810的类型包括携带式产品(如手机、摄影机、照相机、笔记型计算机、游戏机、手表、音乐播放器、电子信件收发器、电子相框、地图导航器或类似的产品)、影音产品(如影音放映器或类似的产品)、屏幕、电视、室内或室外广告牌等。又，本实施例的像素结构802中的薄膜晶体管除了可为以上所述的各实施例中的底栅型，如蚀刻终止型、背通道蚀刻型外，也可为其它类型的薄膜晶体管且位于栅极在线，例如顶栅型，此外以对应于薄膜晶体管的部分栅极线作为薄膜晶体管的栅极。
但是以上所述者，仅为本发明的一较佳实施例而已，并非用来限定本发明实施的范围，所有根据本发明权利要求书所述的形状、构造、特征及精神所做的均等变化与修饰，均应包括于本发明的权利要求范围内。
权利要求
1.一种像素结构，其包含一第一基板；至少一栅极线，设置于该第一基板上；至少一数据线，设置于该第一基板上，且该数据线与该栅极线实质上相互交错；至少一薄膜晶体管，设置于该第一基板上，并相对于该栅极线，且该薄膜晶体管分别耦接于该栅极线及该数据线；以及至少一像素电极，设置于该第一基板上，并耦接该薄膜晶体管。
2.根据权利要求1所述的像素结构，其特征在于，该薄膜晶体管的类型包含底栅型或顶栅型。
3.根据权利要求1所述的像素结构，其特征在于，该像素电极经由一通孔耦接该漏极，且该通孔相对于该栅极线。
4.根据权利要求1所述的像素结构，其特征在于，相对于该薄膜晶体管的部分该栅极线作为该薄膜晶体管的一栅极。
5.根据权利要求1所述的像素结构，其特征在于，该栅极线具有一通孔，相对于该薄膜晶体管，该栅极线具有一延伸部延伸至该通孔中，以作为该薄膜晶体管的一栅极。
6.根据权利要求1所述的像素结构，其特征在于，更包含一第二基板，对应于该第一基板设置，该第二基板具有一公共电极。
7.根据权利要求6所述的像素结构，其特征在于，更包含一滤色片层，设置于该第一基板及该第二基板的其中一者上。
8.根据权利要求7所述的像素结构，其特征在于，更包含至少一绝缘层，设置于该第一基板及该第二基板的至少一者上。
9.根据权利要求7所述的像素结构，其特征在于，更包含一缓冲层，设置于该滤色片层之下。
10.根据权利要求7所述的像素结构，其特征在于，更包含一平坦层，其设置于该滤色片层上。
11.根据权利要求6所述的像素结构，其特征在于，更包含一黑色矩阵，设置于该第一基板及该第二基板的其中一者上。
12.根据权利要求11所述的像素结构，其特征在于，该黑色矩阵对应覆盖于部分该像素电极、部分该栅极线及部分该数据线。
13.根据权利要求1所述的像素结构，其特征在于，更包含一公共线，与该栅极线平行设置于该第一基板上。
14.根据权利要求1、11或13所述的像素结构，其特征在于，更包含至少一遮光层，与该数据线及该栅极线的至少一者平行设置于该第一基板上。
15.根据权利要求1所述的像素结构，其特征在于，更包含至少一虚设图案，设置于该第一基板上。
16.根据权利要求1所述的像素结构，其特征在于，该像素电极上更设置一具介电系数的层。
17.根据权利要求16所述的像素结构，其特征在于，该具介电系数的层包含液晶材料、发光层、或上述的组合。
18.根据权利要求1所述的像素结构，其特征在于，更包含至少一储存电容，其电性连接于该薄膜晶体管。
19.一种光电装置，包含如权利要求1所述的像素结构。
20.一种像素结构的制造方法，其包含提供一第一基板；形成至少一栅极线于该第一基板上；形成至少一数据线于该第一基板上，且该数据线与该栅极线实质上相互交错；形成至少一薄膜晶体管于于该第一基板上，且该薄膜晶体管相对于该栅极线，并分别耦接于该栅极线及该数据线；以及形成至少一像素电极于该第一基板上，且该像素电极耦接该薄膜晶体管。
21.根据权利要求20所述的方法，其特征在于，更包含提供一第二基板，相对于该第一基板，该第二基板具有一公共电极。
22.根据权利要求21所述的方法，其特征在于，更包含形成一滤色片层于该第一基板及该第二基板的其中一者上。
23.根据权利要求22所述的方法，其特征在于，更包含形成至少一绝缘层于该第一基板及该第二基板的至少一者上。
24.根据权利要求22所述的方法，其特征在于，更包含形成一缓冲层于该滤色片层之下。
25.根据权利要求22所述的方法，其特征在于，更包含形成一平坦层于该滤色片层上。
26.根据权利要求21所述的方法，其特征在于，更包含形成一黑色矩阵于该第一基板及该第二基板的其中一者上。
27.根据权利要求26所述的方法，其特征在于，该黑色矩阵对应覆盖于部分该像素电极、部分该栅极线及部分该数据线。
28.根据权利要求20所述的方法，其特征在于，更包含形成一公共线于该第一基板上，且平行于该栅极线。
29.根据权利要求20、26或28所述的方法，其特征在于，更包含形成至少一遮光层于该第一基板上，且平行于该数据线及该栅极线的至少一者。
30.根据权利要求20所述的方法，其特征在于，更包含形成至少一虚设图案于该第一基板上。
31.根据权利要求20所述的方法，其特征在于，更包含形成一具介电系数的层于该像素电极上。
32.根据权利要求31所述的方法，其特征在于，该具介电系数的层包含液晶材料、发光层、或上述的组合。
33.根据权利要求20所述的方法，其特征在于，更包含形成至少一储存电容，且与该薄膜晶体管电性相接。
34.根据权利要求20所述的方法，其特征在于，相对于该薄膜晶体管的部分该栅极线作为该薄膜晶体管的一栅极。
35.根据权利要求20所述的方法，其特征在于，更包含形成一通孔于该栅极线，该通孔相对于该薄膜晶体管，该栅极线具有一延伸部延伸至该通孔中，以作为该薄膜晶体管的一栅极。
36.一种光电装置的制造方法，包含如权利要求20所述的制造方法。
全文摘要
本发明是有关于一种像素结构及其制造方法以及包含该像素结构的光电装置及其制造方法，像素结构包含至少一栅极线、至少一数据线、至少一薄膜晶体管与至少一像素电极。该方法于一基板形成栅极线与数据线，数据线与栅极线实质上相互交错，并在栅极在线形成薄膜晶体管，薄膜晶体管耦接栅极线与数据线，且于基板形成像素电极，像素电极耦接薄膜晶体管。
文档编号H01L23/522GK101060127SQ20071010586
公开日2007年10月24日 申请日期2007年5月31日 优先权日2007年5月31日
发明者俞善仁, 彭中宏 申请人:友达光电股份有限公司