专利名称：半导体集成电路器件的制作方法
技术领域：
本发明涉及一种半导体集成电路器件，并且更特别地涉及一种 对于将焊盘置于I/O单元之上的结构布局有用的技术，其中1/0单 元位于同一结构中。
背景技术：
例如，通过在单晶硅等形成的半导体晶片中形成各种半导体集 成电路器件并且之后通过划片将该半导体晶片分成单个的半导体芯 片，可以制造芯片状的半导体集成电路器件。在半导体集成电路器 件的主表面中，沿着该半导体集成电路器件的外围部分设置作为外 部端子的多个键合焊盘。例如，日本专利公开No. 9-283632描述了一种涉及下列半导体集成电路器件的技术，在该半导体集成电路器件中，沿着半导体芯 片的外围部分以交错方式布置多行键合焊盘，该半导体集成电路器 件具有三个或更多互连层，其中第一引出线由包括至少顶层导线的 一层或更多层导线形成，该第一引出线将内行的键合焊盘电耦合到 内部电路，并且其中第二引出线由多层导线形成，这些层不同于第 一引出线的那些层，第二引出线将外行的键合焊盘电耦合到内部电 路。此外，日本专利公开No. 2003-163267描述了一种涉及下列半导 体集成电路器件的技术，该半导体集成电路器件包括单元部分和形成为围绕该单元部分的緩冲电路部分，其中在緩沖电路部分的外围 部分之上以及在緩沖电路部分之上分别形成多个键合焊盘，并且这 些键合焊盘以交错方式布置在緩冲电路部分的外围部分之上以及緩 沖电路部分之上。发明内容随着更先进的器件工艺技术的出现，在内部逻辑部分中的供给 电压、栅膜厚度和栅宽度将减少，使得其面积根据缩放规则而变小。另一方面，在1/0(输入/输出)部分中的供给电压等没有改变，使得目前可以通过^见划电蹈"殳计来减少其面积。为了减少1/0单元的面积，使用PAA (有源区上焊盘)技术的例 子的数目增加，在该技术中将通常置于I/O外部的焊盘设置在I/O 单元之上。然而，如果采用这种PAA技术，则顶层的金属线被分派 为用于键合焊盘，而在此键合焊盘正下方的金属层被分派为用于键 合的緩沖层，因此外围导线可用的金属层的数目减少了这些量，且 由此对于避免电迁移(EM)的限制和由静电放电USD)所引起的破 坏变得严重。在使用PAA技术的SoC (片上系统)产品中，向1/0单元提供的功能是简单的，且因此假设为交错布置，则可以通过利用I/O单元的宽度等于或小于焊盘宽度的一半的事实来设计部件的布置，以便 具有抵抗电迁移和静电放电的鲁棒性。另一方面，由于各种原因诸如其功能复杂以及考虑到施加5V或 更高的电压而使用足够厚栅膜厚度的MOS晶体管，所以与SoC中的 1/0单元相比，在微计算机1/0单元中其面积往往是增加的，因而交 错布置有时难以实施。本发明的一个目的是提供一种半导体集成电路器件，其包括具 有与焊盘宽度近似相等的单元宽度的I/O单元，并具有抵抗电迁移 和静电放电的鲁棒性。通过本说明书和附图的描述，本发明的上述和其它目的以及新颖特征将变得明显。在本申请中公开的发明中的典型发明将简要描述如下。即，提供了形成在半导体衬底中的多个1/0单元；用于向I/0 单元供给工作电源的电源线，该电源线由在I/O单元之上的多个互 连层形成；在电源线的上层和在与I/O单元对应的位置中形成的键 合焊盘；以及能够将1/0单元电耦合至键合焊盘的引出区域。这里， 电源线包括第一电源线和第二电源线。1/0单元包括耦合到第一电源 线的第 一元件和耦合到第二电源线的第二元件。第 一元件设置在第 一电源线侧且第二元件设置在第二电源线侧。根据上述结构，由于 在I/O单元之上的互连层，第一电源线和第二电源线可以允许高电 流，由此具有抵抗电迁移和静电放电的鲁棒性。在本申请中公开的发明中的典型发明所获得的效果将简要描述如下。即，可以提供一种半导体集成电路器件，其包括具有与焊盘宽 度近似相等的单元宽度的I/O单元，并具有抵抗电迁移和静电放电 的鲁棒性。
图1是与本发明有关的半导体集成电路器件中主要部分的平面 视图；图2是沿着图1中的线A-A'的横截面视图； 图3是与本发明有关的半导体集成电路器件中主要部分的另一 平面视图；图4是沿着图3中的线B-B，的横截面视图； 图5是与本发明有关的半导体集成电路器件中主要部分的另一 平面视图；图6是沿着图5中的线C-C，的横截面视图； 图7是与本发明有关的半导体集成电路器件中主要部分的另一 平面视图；图8是沿着图7中的线D-D，的横截面视图； 图9是与本发明有关的半导体集成电路器件中主要部分的另一 平面视图；图IO是沿着图9中的线E-E，的横截面视图； 图ll是与本发明有关的半导体集成电路器件中主要部分的平面 视图；图12是与本发明有关的半导体集成电路器件中1/0单元的结构 例子的电路图；图13是与本发明有关的半导体集成电路器件中1/0单元的结构 例子的另一电路图；图14是与本发明有关的半导体集成电路器件中电源单元的结构 例子的电^^图；以及图15是与本发明有关的半导体集成电路器件的平面视图。
具体实施方式
1.典型实施例首先，将描述与本申请中公开的本发明的典型实施例有关的概 要。在与典型实施例有关的 一般描述中利用括号标出的附图标记仅 仅是为了示例包括在以括号中的附图标记标出的构成元件的概念中 的一个概念。[l]根据与本发明的典型实施例有关的半导体集成电路器件的 一个方面， 一种半导体集成电路器件(10)，包括半导体衬底(40); 形成在半导体衬底中的多个1/0单元(17);用于向1/0单元供给 工作电源的电源线(15、 16)，该电源线由在I/O单元之上的多个 互连层形成；在电源线的上层和在与I/O单元对应的位置中形成的 键合焊盘(11);以及用于将I/O单元电耦合至键合焊盘的引出区 域(31， 32)。这里，电源线包括要设置成高电势侧供给电压电平 的第一电源线(15)和要设置成接地电平的第二电源线(16);且 I/O单元包括耦合到第一电源线的第一元件(Dl， QP1)和耦合到第二电源线的第二元件(D2, QN1)。然后，第一元件设置在第一电源 线侧且第二元件设置在第二电源线侧。根据上述结构，第一电源线 可以由第一元件共享，且第二电源线可以由第二元件共享。第一电 源线和第二电源线由I/O单元之上的多个互连层形成，由此允许高 电流并且具有抵抗电迁移和静电放电的鲁棒性。[2]引出区域可以包括第一引出区域(31),用于将I/0单元 从第一电源线侧电耦合到键合焊盘；以及，第二引出区域(32)， 用于将I / 0单元从第二电源线侧电耦合到键合焊盘。[3]半导体集成电路器件(10)还可以包括1/0单元和键合焊盘 之间的多个互连层(M3至M5),其中第一电源线和第二电源线可以 由除了在键合焊盘正下方的互连层以外的互连层形成。在键合焊盘 正下方的互连层用作用于键合的緩沖层。[4]第一元件可以包括用于输出数据的p沟道型MOS晶体管 (QP1 )和用于保护p沟道型MOS晶体管的第一二极管元件(Dl )， 而第二元件可以包括用于输出数据的n沟道型MOS晶体管(QN1 ) 和用于保护n沟道型MOS晶体管的第二二极管元件(D2)。[5] 1/0单元可以包括耦合在p沟道型MOS晶体管和第一二极 管元件之间的第一保护电阻元件(Rl);以及耦合在n沟道型MOS 晶体管和第二二极管元件之间的第二保护电阻元件(R2)。[6] I/O单元可以包括构成预緩冲器的p沟道型MOS晶体管 (BUF1 )和n沟道型MOS晶体管(BUF2 )，用于基于要输出的数据 来驱动p沟道型MOS晶体管和n沟道型MOS晶体管。[7]半导体集成电路器件可以包括用于获得电源的电源单元 (90);在电源单元之上形成的电源键合焊盘(93);以及用于将 电源单元电耦合到电源键合焊盘的电源引出区域(91， 92)。[8]电源单元可以包括用于保护电路免受电涌的保护元件(D3, QN2)，其中在保护元件中耦合到电源线的一个保护元件可以设置在 电源线的附近。2.优选实施例的描述接下来，将更为具体地描述优选实施例。在示出优选实施例的 所有附图中，具有相似功能的元件以相似附图标记标出，且省略了 对这些元件的重复描述。另外，在实施例中使用的附图中，为了实 现可视性，即使在横截面视图中也会省略阴影。而且，为了实现可 视性，即使在透视图或平面图中也会使用阴影。图15示出了与本发明有关的半导体集成电路器件的芯片布局的 例子。例如，通过在由单晶硅等形成的半导体衬底(半导体晶片)中 形成各种半导体集成电路器件和键合焊盘11、且然后通过划片等将 半导体村底分成单个的芯片，形成图15中所示的半导体集成电路器 件10。因而，半导体集成电路器件IO是半导体芯片。核心区域14设置在半导体集成电路器件10的主表面的中心部 分。各种内部电路形成在核心区域14。例如，通过以矩阵布置许多 基本单元来配置核心区域14，而通过组合预定数目的n沟道型M0S 晶体管和p沟道型M0S晶体管来配置该基本单元，并通过基于逻辑 设计在基本单元之间以及在每个基本单元的M0S晶体管之间进行连 接来实现期望的逻辑功能。在半导体集成电路器件10的主表面中，沿着外围部分布置多个键合焊盘(也可以简称为"焊盘")11。每个键合焊盘ll用作允许 电耦合至外部器件的外部端子。而且，用于核心区域14的核心电源线12和核心接地线(地线) 13布置在半导体集成电路器件10的主表面的核心区域14之外，且 在其之外进一步地布置用于输入/输出(1/0)的I/O电源线15和I/O 接地线16。所有的核心电源线12、核心接地线13、 I/O电源线15 以及1/0接地线16沿着半导体集成电路器件10的主表面的外围部 分延伸。此外，如图11所示，在核心电源线12、核心接地线13、 I/O电源线15和I/O接地线16之下形成多个I/O单元17。然后， 使用PAA技术，在I/O电源线15和1/0接地线16之上设置对应于 1/0单元17的多个焊盘(PAD) 11。尽管没有特别地限制，但这里将I/0单元17的宽度Wl和与其对应的焊盘11的宽度W2制成基本相等。 图12示出了 1/0单元17的结构例子。允许数据输出(输出控制或输入/输出控制)的p沟道型M0S晶 体管QP1和n沟道型M0S晶体管QN1设置在I/O单元17中。p沟道 型M0S晶体管QP1和n沟道型M0S晶体管QN1由从核心区域14传来 的信号驱动控制。p沟道型M0S晶体管QP1的漏电极耦合到I/O电源 线15,且n沟道型M0S晶体管QN1的源电极耦合到1/0接地线16。 p沟道型MOS晶体管QP1的源电极经由保护电阻元件Rl耦合到焊盘 11。 n沟道型MOS晶体管QN1的漏电极经由保护电阻元件R2耦合到 焊盘11。保护二极管元件Dl设置在焊盘11和I/O电源线15之间， 且保护二极管元件D2设置在焊盘11和1/0接地线16之间。例如， 如果电涌(ESD电涌)等输入到键合焊盘11,则电阻元件Rl和R2 阻止电涌输入到p沟道型MOS晶体管QP1和n沟道型MOS晶体管QN1， 并经由二极管元件Dl或二极管元件D2将电涌旁路到I/O电源线15 或1/0接地线16。这使得保护了 p沟道型MOS晶体管QP1和n沟道 型MOS晶体管QN1免受电涌。二极管元件D1、 D2和电阻元件R1、 R2 形成在半导体衬底中。图1示出了图11中主要部分的布局例子。此外，图2放大并示 出了沿着图1中的线A-A，截取的横截面。例如，在由p型单晶硅等形成的半导体衬底(半导体晶片)40 的主表面中，设置有二极管元件Dl形成区域21、电阻元件R1形成 区域22、 p沟道型MOS晶体管QP1形成区域23、 二极管元件D2形成 区域24、电阻元件R2形成区域25以及n沟道型MOS晶体管QN1形 成区域26。这些区域通过形成在半导体衬底40的主表面中的隔离区 域43而相互电隔离。隔离区域43由诸如氧化硅的绝缘体(场绝缘 膜或掩埋绝缘膜)组成，并可以例如通过STI (浅沟槽隔离)方法、 LOCOS (硅的局部氧化)方法等形成。 _此外，p阱(p型半导体区域)41和n阱(n型半导体区樹)42 形成在半导体衬底40的主表面中。p阱41形成在平面上包含二极管元件D2形成区域24、电阻元件R2形成区域25和n沟道型M0S晶体 管QN1形成区域26的区域中。n阱42形成在平面上包含二极管元件 Dl形成区域21、电阻元件Rl形成区域22和p沟道型M0S晶体管QP1 形成区域23的区域中。在n沟道型M0S晶体管QN1形成区域26中，栅电极51经由栅 绝缘膜(未示出)形成在P阱41之上。作为源/漏的n型半导体区 域(n型扩散层)形成在栅电极51两侧的区域中。n沟道型M0S晶 体管QN1由栅电极51、在该栅电极之下的栅绝缘膜和作为源/漏的n 型半导体区域形成。p沟道型M0S晶体管QP1形成区域23的结构与具有相反导电类 型的n沟道型M0S晶体管QN1形成区域26的结构基本相同。即，在 p沟道型M0S晶体管QP1形成区域23中，栅电极52经由栅绝缘膜形 成在n阱42之上，并且作为源/漏的p型半导体区域(p型扩散层) 形成在栅电才及52两侧的区域中。该栅电极52例如由低电阻的多晶 硅(掺杂多晶硅)膜制成，并且这些栅电极52通过未示出的导线等 彼此电耦合。p沟道型M0S晶体管QP1由栅电极52、在该栅电极之 下的栅绝缘膜(未示出)和作为源/漏的p型半导体区域形成。在电阻元件形成区域25中，整个地形成隔离区域43,且在该隔 离区域43之上，形成例如由引入有杂质的多晶硅(掺杂多晶硅)膜 54制成的电阻元件R2。电阻元件形成区域22的结构与电阻元件形成区域25的结构基 本相同。即，在电阻元件形成区域22中，整个地形成隔离区域43， 且在该隔离区域43之上，形成例如由引入有杂质的多晶硅(掺杂多 晶硅)膜53制成的电阻元件Rl。通过调整引入到构成电阻元件的多晶硅膜中的杂质浓度、构成 电阻元件的多晶硅膜的尺度或者在要耦合到电阻元件的接触部分之 间的距离，可以将电阻元件R1、 R2的电阻值调整至期望值。在二极管元件形成区域24中，在p阱41之上形成n型半导体 区域(n型扩散层)55和p型半导体区域(p型扩散层)使得二、者在平面上彼此相邻。在n型半导体区域55和p型半导体区域之间的 PN结形成了二极管元件Dl。此外，二极管元件形成区域21的结构与具有相反导电类型的二 极管元件形成区域24的结构基本相同。即，在二极管元件形成区域 21中，在n阱42之上形成p型半导体区域(p型扩散层)56和n 型半导体区域(n型扩散层)使得二者在平面上彼此相邻，且在p 型半导体区域56和n型半导体区域之间的PN结形成了二极管元件 D2。此外，保护环(p型扩散层)57形成在半导体衬底40的主表面 中的n沟道型M0S晶体管形成区域26和二才及管元件形成区域23的 周围。此外，保护环(n型扩散层)57形成在半导体衬底40的主表 面中的p沟道型MOS晶体管形成区域23和二极管元件形成区域21 的周围。多个层间电介质和多个互连层形成在半导体衬底40之上。即， 第一层导线M1、第二层导线M2、第三层导线M3、第四层导线M4、 第五层导线M5、第六层导线M6和第七层导线M7以此顺序从底部依 次形成在半导体衬底40的主表面之上。其中，例如，第一层导线M1 由图案化的钨膜等形成，第二层导线M2、第三层导线M3、第四层导 线M4、第五层导线M5、第六层导线M6和第七层导线M7由通过大马 士革方法(单大马士革方法或双大马士革方法)形成的掩埋铜导线 形成。作为其它形式，导线M2-M7可以是包括图案化的铝合金膜等 的铝导线。在半导体衬底40和第一层导线Ml之间以及在导线Ml-M7的每 个导线之间，形成由氧化硅膜或低介电常数绝缘膜(所谓低k膜) 制成的层间电介质。此外，根据需要，导线M1-M7经由形成在层间 电介质中的导电塞PG而彼此电耦合。如果导线(M2 -M7 )通过双大 马士革方法形成，则导电塞PG与导线(M2-M7)—体地形成。此外， 根据需要，第一层导线M1经由形成在层间电介质中的导电塞PG电 耦合到形成在半导体衬底40的主表面中的元件(半导体元件或无源元件)。第七层导线M7用作顶层，且使用该顶层形成键合焊盘11。用于 供给高电势侧供给电压VCCQ的I/O电源线15和要设置成接地电平 VSSQ的1/0接地线16由第三层导线M3、第四层导线M4和第五层导 线M5以及用于耦合这些导线的导电塞PG形成。另外，第六层导线 M6的一部分用作用于键合的緩冲层，且此部分不用作导线。二极管元件形成区域21、电阻元件形成区域22和p沟道型MOS 晶体管形成区域23形成在I/O电源线15附近。这样可以缩短在二 极管元件Dl的阴极以及p沟道型MOS晶体管QP1的源电极与I/O电 源线15之间的导线长度。而且，在I/O电源线15附近布置二极管 元件Dl和p沟道型MOS晶体管QP1允许二极管元件Dl和p沟道型 MOS晶体管QP1共享I/O电源线15。因为I/O电源线15由第三层导 线M3、第四层导线M4和第五层导线M5以及用于耦合这些导线的导 电塞PG形成且因此具有与导线一样大的横截面面积，所以1/0电源 线15可以允许高电流。因为足够量的电涌电流可以经由二极管Dl 馈给到高电势侧供给电压VCCQ线，所以还可以具有抵抗电迁移和静 电放电的鲁棒性。而且，二极管元件形成区域24、电阻元件形成区域25以及n沟 道型MOS晶体管形成区域26形成在I/O接地线16附近。这样可以 缩短在二极管元件D2的阳极以及n沟道型MOS晶体管QN2的源电极 与I/O接地线16之间的导线长度。而且，在I/0接地线16附近布 置二极管元件D2和n沟道型MOS晶体管QN2允许二极管元件D2和n 沟道型MOS晶体管QN2共享1/0接地线16。因为1/0接地线16由第 三层导线M3、第四层导线M4和第五层导线M5以及用于耦合这些导 线的导电塞PG形成且因此具有与导线一样大的横截面面积，所以 I/O接地线16可以允许高电流。因为足够量的电涌电流可以经由二 才及管D2々贵给到接地VSSQ线，所以还可以具有4氏抗电迁移和静电》文 电的鲁棒性。 ，显然，如图12所示，二极管元件D1的阳极、二极管元件D2的阴极、电阻元件R1、 R2的一端以及键合焊盘11 (第七层导线M7) 需要彼此电耦合。可以使用位于1/0单元17两端的引出区域31、 32 来实现这种耦合。即，二极管元件Dl的阳极和电阻元件Rl的一端 经由引出区域31电耦合到键合焊盘11 (第七层导线M7 ),而二极 管元件D2的阴极和电阻元件R2的一端经由引出区域32电耦合到键 合焊盘11 (第七层导线M7)。引出区域31、 32由第二层导线M2、 第三层导线M3、第四层导线M4、第五层导线M5、第六层导线M6、 第七层导线M7以及用于耦合这些导线的导电塞PG形成。 根据上述实施例，可以获得下列的操作效果。 (1)由于二极管元件形成区域21、电阻元件形成区域22和p 沟道型M0S晶体管形成区域23形成在I/O电源线15附近，所以可 以缩短在二极管元件Dl的阴极以及p沟道型M0S晶体管QP1的源电 极与I/O电源线15之间的导线长度。而且，由于二极管元件形成区 域24、电阻元件形成区域25以及n沟道型M0S晶体管形成区域26 形成在1/0接地线16附近，所以可以缩短在二极管元件D2的阳极 以及n沟道型MOS晶体管QN2的源电极与1/0接地线16之间的导线 长度。(2 )在I/O电源线15附近布置二极管元件Dl和p沟道型MOS 晶体管QP1允许二极管元件Dl和p沟道型MOS晶体管QP1共享I/O 电源线15。因为I/O电源线15由第三层导线M3、第四层导线M4、 第五层导线M5和用于耦合这些导线的导电塞PG形成且因此具有与 导线一样大的横截面面积，所以I/O电源线15可以允许高电流。而 且，在1/0接地线16附近布置二极管元件D2和n沟道型MOS晶体 管QN2允许二极管元件D2和n沟道型MOS晶体管QN2共享1/0接地 线16。因为1/0接地线16由第三层导线M3、第四层导线M4、第五 层导线M5和用于耦合这些导线的导电塞PG形成且因此具有与导线 一样大的横截面面积，所以1/0接地线16可以允许高电流。因为此 实施例允许高电流，足够量的电涌电流可以馈给到电源线,,,所以可 以具有抵抗电迁移和静电放电的鲁棒性。图3示出了图11中主要部分的另一布局例子。此外，图4放大 并示出了沿图3的线B-B'所取的横截面。图3和图4所示结构与图1和图2所示结构的主要不同在于， 提供了二极管元件Dl形成区域21且电阻元件Rl形成区域22夹在 其间，以及提供了二极管元件D2形成区域24且电阻元件R2形成区 域25夹在其间。因为提供了二极管元件Dl形成区域21且电阻元件 Rl形成区域22夹在其间，且提供了二极管元件D2形成区域24且电 阻元件R2形成区域25夹在其间，所以与图1和2所示的结构相比， 可以减少1/0单元17纵向(箭头61的方向)尺度。图5示出了图11中主要部分的另一布局例子。此外，图6放大 并示出了沿图5的线C-C'所取的横截面。图5和图6所示结构与图3和图4所示结构的主要不同在于， 电阻元件Rl形成区域22和二极管元件Dl形成区域21的形成位置 与引出区域31的形成位置互换，以及电阻元件R2形成区域25和二 极管元件D2形成区域24的形成位置与引出区域32的形成位置互换。 这样减少了由第七层导线M7形成的键合焊盘11的尺度。然后，可 以将与电阻元件Rl形成区域22和二极管元件Dl形成区域21对应 的、包括第三层导线M3、第四层导线M4、第五层导线M5、第六层导 线M6以及第七层导线M7的导线组62添加为I/O电源线15的一部 分。类似的，可以将与电阻元件R2形成区域25和二极管元件D2形 成区域24对应的、包括第三层导线M3、第四层导线M4、第五层导 线M5、第六层导线M6以及第七层导线M7的导线组63添加为I/O 接地线16的一部分。这样，根据图5和图6的结构，可以通过确保 导线组62来进一步增加I/O电源线15的横截面面积，并且可以通 过确保导线组63来进一步增加1/0接地线16的横截面面积。图7示出了图11中主要部分的另一布局例子。而且，图8放大 并示出了沿图7的线D-D'截取的横截面。图7和图8所示结构与图1和图2所示结构的主要不§在于， 在I/O单元17中，用于构成预緩冲器的p沟道型MOS晶体管BUF1形成区域71和用于构成预緩冲器的n沟道型M0S晶体管BUF2形成 区域72设置在p沟道型M0S晶体管QP1形成区域23和n沟道型M0S 晶体管QN1形成区域26之间。如图13所示，提供了构成预緩冲器 的p沟道型M0S晶体管BUF1和n沟道型M0S晶体管BUF2，以便驱动 p沟道型M0S晶体管QP1和n沟道型M0S晶体管QN1。依赖于半导体 衬底，作为针对闩锁效应(latchup)的对策，p沟道型MOS晶体管 QP1和n沟道型M0S晶体管QN1需要彼此分离到一定程度。然后，如 图7和图8所示，如果构成预緩冲器的p沟道型M0S晶体管BUF1和 n沟道型M0S晶体管BUF2设置在p沟道型M0S晶体管QP1和n沟道 型M0S晶体管QN1之间，则可以有效地利用在p沟道型M0S晶体管 QP1和n沟道型M0S晶体管QN1之间的空间。另外，尽管省略了对预 緩冲器的结构的描述，但可以采用包括p沟道型M0S晶体管和n沟 道型M0S晶体管的组合的熟知电路结构。在这种情况下，用于构成 BUF1的预緩沖器的p沟道型M0S晶体管设置在I/O电源线15侧，且 用于构成BUF2的预緩冲器的n沟道型M0S晶体管设置在1/0接地线 16侧。这样允许I/O电源线15和1/0接地线16为其它元件共享。同样，关于从外部获得电源的电源单元，可以采用PAA结构。 后面将描述这种情况的结构例子。图9示出了图11中主要部分的另一布局例子。而且，图10放 大并示出了沿图9的线E-E，截取的横截面。为了从外部获得供给电压，将电源单元90与图11中所示的多 个I/O单元17 —起设置在半导体集成电路器件10的主表面的外围 部分中。如图14所示，电源单元90包括用于箝位的n沟道型MOS晶体 管QN2以及二极管元件D3。 n沟道型MOS晶体管QN2耦合到I/O电 源线15和1/0接地线16。二极管元件D3与n沟道型MOS晶体管QN2 并联耦合。电阻元件R3和电容元件Cl串联耦合，且此串联连接节 点的电势传送到反相器INV1和INV2。反相器INV1和INV2的'输出分 别传送到n沟道型MOS晶体管QN2的栅电极和背栅。如果ESD电涌进入到电源键合焊盘93和I/O电源线15,则直到经过预定时间后， 反相器INV1和INV2的输出才将处于高电平以导通n沟道型MOS晶 体管QN2，使得I/O电源线15被短路到1/0接地线16。如果电容元 件Cl经由电阻元件R3来充电，且电容元件Cl的端电压达到指定电 平，则反相器INV1和INV2的输出从高电平转换至低电平，由此截 止n沟道型MOS晶体管QN2。这种操作防止不期望的电涌经由I/O 电源线15施加到各电3各元件。如图9和图10所示，n沟道型MOS晶体管QN2形成区域94和二 极管元件Dl形成区域95设置在电源单元90中。n沟道型MOS晶体 管QN2形成区域94和二极管元件Dl形成区域95设置在I/O电源线 15或1/0接地线16附近，并与1/0单元17—起形成为PAA结构。如上所述，尽管具体描述了本发明人作出的本发明，但显然本 发明不限于此，而是可以在不脱离本发明的范围的情况下进行各种 改型。本发明适用于具有键合焊盘的半导体集成电路器件。
权利要求
1.一种半导体集成电路器件，包括半导体衬底；多个I/O单元，形成在所述半导体衬底中，电源线，用于向所述I/O单元供给工作电源，所述电源线由在所述I/O单元之上的多个互连层形成；键合焊盘，形成在所述电源线的上层中并处于与所述I/O单元对应的位置；以及引出区域，用于将所述I/O单元电耦合到所述键合焊盘，其中所述电源线包括第一电源线，待设置成高电势侧供给电压电平；以及第二电源线，待设置成接地电平；其中所述I/O单元包括第一元件，耦合到所述第一电源线；以及第二元件，耦合到所述第二电源线；以及其中所述第一元件设置在所述第一电源线侧且所述第二元件设置在所述第二电源线侧。
2. 根据权利要求1的半导体集成电路器件，其中所述引出区域 包括第一引出区域，用于将所述I/0单元从所述第一电源线侧电耦合 至所述键合焊盘；以及第二引出区域，用于将所述1/0单元从所述第二电源线侧电耦合 至所述键合焊盘。
3. 根据权利要求1的半导体集成电路器件，进一步包括在所 述I/O单元和所述键合焊盘之间的多个互连层，其中所述第 一 电源线和所述第二电源线由除了在所述键合焊盘 正下方的互连层以外的互连层形成。
4. 根据权利要求1的半导体集成电路器件，其中所述第一元件包括p沟道型MOS晶体管，用于输出数据；以及 第一二极管元件，用于保护所述p沟道型M0S晶体管；以及其中所述第二元件包括 n沟道型MOS晶体管，用于输出数据；以及 第二二极管元件，用于保护所述n沟道型M0S晶体管。
5. 根据权利要求4的半导体集成电路器件，其中所述I/0单元 包括第一保护电阻元件，耦合在所述p沟道型MOS晶体管和所述第一 二极管元件之间；以及第二保护电阻元件，耦合在所述n沟道型MOS晶体管和所述第二 二极管元件之间。
6. 根据权利要求4的半导体集成电路器件，其中所述I/0单元 包括预緩冲器，用于基于待输出的数据来驱动所述P沟道型MOS晶体 管和n沟道型MOS晶体管。
7. 根据权利要求1的半导体集成电路器件，进一步包括 电源单元，用于获得电源；电源键合焊盘，形成在所述电源单元之上；以及电源引出区域，用于将所述电源单元电耦合至所述电源键合焊盘，其中，所述电源单元包括用于保护电路免受电涌的保护元件；以及其中在所述保护元件中，耦合到所述电源线的保护元件设置在所 述电源线的附近。
全文摘要
本发明目的在于提供一种有利于抵抗EM和ESD的半导体集成电路器件。该器件设置有多个I/O单元；由在上述I/O单元之上的多个互连层形成的电源线；键合焊盘，形成在电源线的上层中并处于与I/O单元对应的位置；以及引出区域，能够将I/O单元电耦合到键合焊盘。上述电源线包括第一电源线和第二电源线，上述I/O单元包括耦合到第一电源线的第一元件和耦合到第二电源线的第二元件。第一元件设置在第一电源线侧且第二元件设置在第二电源线侧。由于在I/O单元之上的互连层，第一电源线和第二电源线可以允许高电流，由此具有抵抗EM和ESD的鲁棒性。
文档编号H01L27/04GK101226935SQ200710159740
公开日2008年7月23日 申请日期2007年12月21日 优先权日2007年1月15日
发明者丰岛俊辅, 岩渊胜, 田中一雄 申请人:株式会社瑞萨科技