半导体集成电路及其制作方法

专利名称：半导体集成电路及其制作方法
技术领域：
本发明涉及半导体集成电路及其制作方法，特别涉及应用POE(Padon Element)技术、即在半导体器件的正上方(直上)设置凸台(Pad)的技术， 具有可以在有源电路区的正上方实施引线接合法的结构的功率集成电路及 其制作方法。
背景技术：
近几年来，伴随着信息技术的普及，作为计算机、信息存储装置、手 机及便携式照相机等的电子机器的能力，高速化及低耗电化的要求日益高 涨。
对这些电子机器的性能产生较大的影响的因素，有电源、电动机驱动 器及音频放大器等骨干的半导体电子部件；而作为对这些半导体电子部件 的性能产生较大的影响的因素，则是内置功率器件的功率集成电路。因此， 作为构成功率集成电路的半导体元件的性能，迫切要求进一步高速化及低 耗电化。 '
可是，作为一般性的市场上的要求，在上述高速化及低耗电化的基础 上，还要求大幅度改善功率器件及电路特性，对于通过在有源电路区的正 上方形成金属线及焊料球的结合，从而能够成本低而且可靠性高的结构及 方法，存在着许多要求，提出了各种方案。
在这里，首先简单讲述POE技术之前、即在半导体器件的正上方设置 凸台的技术问世之前的现有技术。
凸台与外部的引线框的连接部件，是接合线。作为接合线使用的材料， 可以列举纯的或合金的金、铜及铝。作为材料使用金时，通常使用的接合 线的直径的范围大约是20 50"m，在引线球接合中，球通常被安装在芯 片上。这样，在进行引线作业时，球被引线毛细管按压成典型的钉头形状，
为了固定球而必须使凸台的面积足够大。由于在自由的状态下，球的直径
一般是接合线的直径的L2 1.6倍，所以接点凸台(contactpad)的形状取 决于工艺参数，必须是大约50X50um 150X 150"m的范围的正方形。 另外，连接部件如果是焊料球，那么球的直径就一般是大约是0.2 0.5mm 的范围，接点凸台的面积必须是0.3 0.7mm的的正方形。此外，在这里称 作"焊料球"，并不意味着焊料触点非得是球形，它也可以是半球、半圆顶、 切断的圆锥形或普通的凸起之类的多种形状。正确的形状，依赖于堆积技 术、回流焊技术及材料成分。
另外，接点凸台一般配置沿着芯片的周围本质上直线排列，消费大面 积的"硅资产"(芯片被压倒性地在用硅半导体材料形成的基板上制造)。 在最近的半导体集成电路中，需要很多的接点凸台，其数量光是用于接地 连接及电力连接的就常常达到数百个。进而包含信号连接的后，就需要超 过1000个的接点凸台，从而使贵重的硅资产被大量牺牲。
另外，根据多年的经验可知引线接合法的工艺，给金属及介质的下 侧的层带来相当大的应力。其原因是引线毛细管的冲击(为了按压金球形 成钉头凸台)、引线毛细管及金球的超声波振动的频率及能量(为了突破露 出的金属层的表面的氧化铝膜)以及工艺(为了开始形成金/铝熔敷的金属 间化合物)的时间及温度。为了避免在引线接合法的工艺中产生的应力、 多探针试验及装配后的器件动作中产生的应力的作用下，接点凸台的下层 产生热裂或弧坑的危险性，这几年来确立了有关半导体集成电路的布局的 设计规则，即禁止在接点凸台的下面的区域配置结构电路，同时还要避免 使用容易被损坏的机械性弱的介质材料。因此，仅仅设计接点凸台就需要 许多的硅资产。
在这种背景之下，希望大幅度改善功率器件及电路特性，希望采用通 过在有源电路区的正上方形成金属线及焊料球的结合，从而能够使成本低 而且可靠性高的结构及方法，同时还如上所述，迫切要求半导体集成电路 的高速化及低耗电化。
首先，妨碍半导体集成电路的高速化的因素是MOS晶体管本声的延 迟和位于其上层的布线产生的布线延迟。在现有技术中，虽然采用縮短栅极长的细微化技术后，使MOS晶体管本声的延迟得到减小，但是伴随着 MOS晶体管本声的延迟变小，布线延迟的问题却更加突出
因此，为了减小布线延迟，人们在被布线之间夹着的绝缘膜中，采用
介电常数低的绝缘膜(低介电常数膜)。可是，介电常数为3.0以下的低介
电常数膜，与现有技术采用的硅氧化膜相比，机械性的强度大大下降，因 此在扩散工序(该工序旨在形成半导体集成电路的电路)结束后的组装工 序(该工序旨在形成半导体集成电路的封装)特别是引线接合工序中，成 为问题。
具体地说，由于层间绝缘膜的机械强度不够，所以在被半导体集成电 路搭载的凸台上进行引线接合时，引线接合的冲击载荷就通过凸台传递给 凸台紧下方的层间绝缘膜，使层间绝缘膜严重变形。其结果使层间绝缘膜 产生裂纹，引起凸台剥离或层间绝缘膜剥离，导致可靠性差。另外，近几 年来，如上所述，为了縮小半导体元件的尺寸、降低成本，开发出在构成 有源电路区的晶体管上设置凸台的半导体元件。这时，如果在配线间及层 间绝缘膜中使用机械性的强度低的低介电常数膜后，低介电常数膜在引线 接合的冲击下变形，冲击容易传递给晶体管，使晶体管受到损伤，引起品 质不良。
与此不同，在专利文献1中，在凸台的正下方，隔着层间绝缘膜，形
成金属层，用通路孔(via)连接该金属层与凸台，从而由金属层截住引线 接合对层间绝缘膜的冲击的同时，由通路孔阻止金属层受到冲击后而向冲 击的施加方向的变形趋势。这样，在专利文献1中，具有弥补在凸台的正 下方成膜的层间绝缘膜的机械性的强度的下降的凸台结构后，能够抑制引 线接合对晶体管的损伤。
可是，作为金属材料采用铜时，以大马士革工艺(在层间绝缘膜中埋 入布线)形成铜布线，在对铜进行电解电镀后，为了使电镀的铜平坦化而 进行化学性的机械研磨(CMP:Chemical Mechaanical Polishing),具有柔软 性质的铜图案，其面积被大面积化后，其中央部被削减，产生膜厚非常薄 的洼曲问题。进而，在下层中，为了形成细微的通路孔图案，而将金属层 的膜厚薄膜化，从而在铜图案的面积被大面积化后，产生铜完全被CMP削 掉的部分。这一点，在上述专利文献l中，在形成第2层的金属层即铜时，产生 上述现象。这样，出现铜图案的中央部变薄或者铜被完全削掉的部分后， 层间绝缘膜接收的引线接合的冲击就变大，从而使产生裂纹的可能性增大。
与此不同，在专利文献2中，提供了能够防止引线接合损伤凸台正下 方的绝缘膜及晶体管的凸台结构。就是说，专利文献2的半导体装置，具 备由导电层构成的第1电极、由在第1电极之上形成的导电层构成的外部 连接电极、在第1电极的下部通过第1电极和穿通孔作媒介连接的至少一 层的第2电极，在第2电极的周边部，具有许多凸形状。
这样，采用用通路孔连接被最上层的金属和层间绝缘膜夹住的金属层 (以下称作"下层金属")的结构后，能够防止凸台正下方的布线间及层间 的绝缘膜中采用的低介电常数膜在引线接合的冲击下产生变形或裂纹。就 是说，对于引线接合的冲击而言，最上层金属被下层金属维持，所以即使 受到引线接合的冲击也不变形。其结果，能够抑制传递给凸台正下方的层 间绝缘膜——低介电常数膜的引线接合的冲击，防止低介电常数膜产生变 形或裂纹。
进而，为了防止下层金属大面积化后CPM出现的洼曲，在下层金属的 周边部设置许多凸形状，所以下层金属的表面积扩大，与层间膜的贴紧性 提高，能够在减少引线接合的冲击使晶体管受到的损伤，同时，防止还能 够防止层间绝缘膜产生裂纹。
这样，采用专利文献2采用的凸台结构后，有利于防止引线接合对凸 台正下方的层间绝缘膜及晶体管的损伤，进而有利于半导体集成电路的高 速化。
接着，妨碍半导体集成电路的低耗电化的因素，在于采用细微化的MOS 工艺，有效地利用半导体产品的芯片面积，尽量减小芯片面积，实现内置 功率器件的功率集成电路。在这种功率集成电路中，为了实现低耗电化， 驱动功率器件之际，通常采用脉冲宽度调制(PWM)驱动的技术。该PWM 驱动虽然使功率器件的ON电阻变小，但却是实现低耗电化的重要的工艺 技术。
在专利文献3中，提出了采用POE技术、尽量减小功率器件的ON电
阻的与现有技术有关的技术。就是说，是能够在有源电路区部分的正上方 实施引线接合法的功率集成电路，在该功率集成电路中，采用POE技术， 在与功率晶体管的电极连接的总线的正上方，配置许多接点凸台，利用接
合线连接许多接点凸台和引线框。这样，由于从连接部件到电极为止的电 阻值及电流线路最小化，所以能够改善功率晶体管的电气特性。
图13是表示专利文献3所述的半导体集成电路的一部分的简要的平面 图和电气电路图。
如图13的平面图所示，在IC芯片1内，形成晶体管的有源区2，在该 有源区2上，由片状金属构成，形成与所有的源电极连接的第1总线3和 与所有的漏电极连接的第2总线4。在第1总线3和第2总线4上，分别各 设置3个接点凸台5，与各自的总线共同连接。第1总线3上的3个接点凸 台5，和第2总线3上的3个接点凸台5互相左右对称地配置。还设置着连 接各接点凸台5和外部的引线框7的接合线6。
图13所示的电气电路图，示意性地表示出在功率晶体管的上方配置与 引线框7连接的连接部件后带来的与功率晶体管动作有关的电气性的特征。 此外，在电气电路图中，还表示出晶体管本身的源"漏之间电阻Rs、总线 上的延展电阻(总线电阻)RnlO、 Rn20、 Rn30及各种接线电阻RblO、 Rb20、 Rb30。
如图13所示，从引线框7的角度观察的电气电路，总线电阻RnlO、 Rn20、Rn30分别和与引线框7并联的3个接合线6的接线电阻RblO、Rb20、 Rb30串联，进而成为连接晶体管本身的源 漏之间电阻Rs的电阻电路。 这样，总线电阻Rn (10 30)的每一个，就与各种接线电阻Rb (10 30) 串联，结果使总线电阻Rn (10 30)及接线电阻Rb (10 30)互相并联， 由源'漏之间电阻Rs、总线电阻Rn (10 30)及接线电阻Rb (10 30) 构成的总电阻变小。就是说，由于减少了与源，漏之间电阻Rs、总线电阻 Rn (10 30)及接线电阻Rb (10 30)有关的压降及对应的偏置效应，所 以使晶体管特性得到改善。
专利文献1: JP特许第2974022号公报
专利文献2: JP特许第3725527号公报
专利文献3: US20020011674A1
可是，在专利文献3中，在能够在有源电路区部分的正上方实施引线 接合法的功率集成电路中，为了使从连接部件到电极为止的电阻值及电流 线路最小化，在与功率晶体管的源电极连接的总线及与漏电极连接的总线 的每一个总线上，在功率晶体管的正上方分布配置多个接点凸台。
可是，因为与功率晶体管的源电极及与漏电极连接的总线，都与共同 的多个接点凸台连接，所以难以利用内置功率晶体管的半导体集成电路(IC 芯片)掩模布局，在使IC芯片最小化的同时，还明确流入各功率晶体管的 电流路线，实现流入各功率晶体管的电流的均匀化。
另外，在大电流流入功率晶体管时，因为与功率晶体管的源电极及与 漏电极连接的总线，都与共同的多个接点凸台连接，所以还存在着随着功 率晶体管(例如功率NPN晶体管等)的种类的不同，在与电极连接的总线 的一些布局中产生电流集中，使功率晶体管受到损伤，从而使半导体集成 电路的可靠性受到损害的问题。

发明内容
有鉴于此，本发明的目的在于，提供明确流入各功率晶体管的电流路 线、实现流入各功率晶体管的电流的最佳化，从而减少对功率晶体管的损 伤或应力并且使可靠性优异的半导体集成电路及其制作方法。
为了达到所述目的，本发明的一个侧面涉及的半导体集成电路，具备: 功率晶体管，该功率晶体管在半导体基板上形成，并且被集成化；层间绝 缘膜，该层间绝缘膜在功率晶体管上形成；至少一个以上的第l金属图案， 这些第1金属图案由在层间绝缘膜中的功率晶体管的正上方形成的第1金 属层构成，作为功率晶体管的第l电极发挥作；至少一个以上的第2金属 图案，这些第2金属图案由第1金属层构成，作为功率晶体管的第2电极 发挥作；至少一个以上的第1总线，这些第1总线由在层间绝缘膜中的第1 金属层的正上方形成的第2金属层构成，与至少一个以上的第1金属图案 中的对应的第1金属图案电连接；单一的第2总线，该第2总线由第2金 属层构成，与至少一个以上的第2金属图案电连接；接点凸台，该接点凸 台在至少一个以上的第1总线的每一个上和单一的第2总线上，各设置一 个。 采用本发明的一个侧面涉及的半导体集成电路后，因为功率晶体管的 电流路线被分割，所以能够明确流入各功率晶体管的电流路线，而且能够 实现流入各功率晶体管本身的电流密度的均匀化及流入与各功率晶体管连 接的接合线的电流密的度均匀化。
在本发明的一个侧面涉及的半导体集成电路中，可以采用在单一的第2
总线上至少设置一个以上的接点凸台的结构。
这样，能够明确流入各功率晶体管的电流路线，而且能够实现流入各 功率晶体管的电流的最佳化，所以能够提高作为整体的功率晶体管的电流 容许值。
在本发明的一个侧面涉及的半导体集成电路中，可以采用在该半导体
集成电路芯片的拐角部设置多个功率晶体管；在至少一个以上的功率晶体
管正上方配置的接点凸台的每一个，通过连接部件作媒介，与对应的引线 框连接。
这样，按照电路形式，将多个功率晶体管配置在半导体集成电路芯片 的拐角部后，能够在引线接合法中利用被封装的纵轴、横轴配置的封装的 引出线的两轴。因此，能够增加半导体集成电路芯片的布局的自由度，有 利于芯片尺寸的最小化，能够按照电路形式配置功率晶体管，使至少一个 以上的在功率晶体管的每一个总线上配置的接点凸台和引线框的位置关系 适当。这样，能够縮短接点凸台和封装的引出线的实质性的距离，能够通 过多个接点凸台作媒介，实现向引线框的各个端子进行多个引线接合。进 而，因为能够縮短接合线长度，所以能够减少功率晶体管的电阻成分之一 ——接合线的电阻成分。采用以上这种半导体集成电路芯片中的功率晶体 管的布局后，能够明确流入各功率晶体管的电流线路，能够在功率晶体管 的正上方配置电力供给接点凸台，能够节约贵重的硅资产。
在本发明的一个侧面涉及的半导体集成电路中，可以采用至少一个以 上的第l总线的每一个，具有互不相同的表面积。
这样，考虑接合线长度形成的电阻成分后，能够充分利用总线的尺寸 设计，调整被分割的总线的面积尺寸。这样，能够使从引线框的角度观察 的各接合线的电阻成分和各功率晶体管的元件电阻、布线电阻成分的合成 电阻值，在各功率晶体管中的电流密度均匀地实现接合线的接合线长度和
各功率晶体管的尺寸设计、总线设计，能够实现各功率晶体管元件本身的 负荷的均匀化。其结果，使半导体集成电路的可靠性得到提高。另外，能 够使从引线框的角度观察的各接合线的电阻成分和各功率晶体管的元件电 阻、布线电阻成分的合成电阻值，在各电流线路中的电流密度均匀地实现
接合线的接合线长度和各功率晶体管的尺寸设计、总线设计，能够实现各 功率晶体管元件本身的负荷的均匀化。其结果，使半导体集成电路的可靠
性得到提高。
在本发明的一个侧面涉及的半导体集成电路中，可以采用至少一个以 上的第1总线的每一个，具有互相相同的表面积。
这样，因为通过接合线作媒介，使ESD能量从直接施加ESD能量的引
线框，分散成被分割的总线数的比例部分，所以能够降低作用于各功率晶
体管元件的ESD能量的峰值被分割的比例程度。因此，能够提高功率晶体 管的ESD耐量。其结果，使半导体集成电路的可靠性得到提高。
在本发明的一个侧面涉及的半导体集成电路中，功率晶体管，最好被 分离层分割成多个，以便与至少一个以上的第1总线的每一个对应。
这样，因为用分离层包围功率晶体管，所以不容易产生闩锁或寄生的 误动作，使半导体集成电路的可靠性得到提高。
在本发明的一个侧面涉及的半导体集成电路中，功率晶体管的尺寸， 最好在平面图上看，具有接点凸台的每一个的尺寸以上的大小。
这样，包含分布于功率晶体管之上的电力供给接点凸台的排列，从接 点凸台向功率晶体管分散后主要供给垂直方向的电流的单元及将电源与各 接点凸台连接的单元。这样在功率晶体管的正上方配置进行电力供给的接 点凸台后，能够节约贵重的硅资产。就是说，能够减少接点凸台消耗的芯 片面积，能够降低IC芯片的成本。这样，能够在实现省芯片面积化的同时， 实现IC芯片的低成本化。
在本发明的一个侧面涉及的半导体集成电路中，接点凸台的每一个， 最好在平面图上看，被包含在形成功率晶体管的区域内。
这样，能够在IC芯片的省芯片面积化及IC芯片的低成本化方面，大 致实现和上述同样的效果。
在本发明的一个侧面涉及的半导体集成电路中，在接点凸台的每一个
中，最好在平面图上看，存在一部分从形成功率晶体管的区域内露出的情 况。
这样，能够防止接合线接触后产生的输出之间的短路，能够实现IC芯 片的省芯片面积化及IC芯片的低成本化。
在本发明的一个侧面涉及的半导体集成电路中，在接点凸台的每一个 中，最好在平面图上看，存在全部从形成所述功率晶体管的区域内露出的 情况。
这样，能够防止接合线接触后产生的输出之间的短路，能够实现IC芯 片的省芯片面积化及IC芯片的低成本化。
本发明的一个侧面涉及的半导体集成电路的制造方法，其特征在于，
具备在半导体基板上，形成集成化的功率晶体管的工序；在功率晶体管 上，形成第1层间绝缘膜的工序；在功率晶体管的正上方，通过第1层间 绝缘膜做媒介，堆积第1金属层后，在该第1金属层上布图，从而形成作 为功率晶体管的第1电极发挥作用的至少一个以上的第1金属图案及作为 功率晶体管的第2电极发挥作用的至少一个以上的第2金属图案的工序； 在第1层间绝缘膜上，形成第2层间绝缘膜，以便覆盖至少一个以上的第1 金属图案及至少一个以上的第2金属图案的工序；在第1金属层的正上方，
通过第2层间绝缘膜做媒介，堆积第2金属层后，在该第2金属层上布图，
从而形成和所述至少一个以上的第1金属图案中对应的第1金属图案电连
接的至少一个以上的第1总线及和至少一个以上的第2金属图案电连接的 单一的第2总线的工序；在第2层间绝缘膜上，形成第3层间绝缘膜，以
便覆盖至少一个以上的第1总线及和单一的第2总线的工序；在第3层间
绝缘膜上，形成至少一个以上的开口部，以便露出至少一个以上的第1总
线的每一个和单一的第2总线，而且在至少一个以上的第1总线的每一个 和单一的第2总线上各设置一个的工序；在从至少一个以上的开口部的每 一个中露出的至少一个以上的第1总线的每一个和单一的第2总线上，设 置接点凸台的工序；将至少一个连接部件安装到接点凸台上的工序。
采用本发明的一个侧面涉及的半导体集成电路的制作方法后，能够实 现获得上述效果的一个侧面涉及的半导体集成电路。
在本发明的一个侧面涉及的半导体集成电路的制作方法中，形成至少
一个以上的开口部的工序，在第3层间绝缘膜上，在单一的第2总线上， 设置多个。
这样，采用本发明的一个侧面涉及的半导体集成电路的制作方法后， 因为功率晶体管的电流线路被分割，所以能够明确流入各功率晶体管的电 流线路，而且能够实现使流入各功率晶体管元件本身的电流的电流密度的 均匀化，能够实现使流入与各功率晶体管连接的接合线的电流均匀化。
另外，作为本发明的一个侧面涉及的半导体集成电路的制作方法获得 的效果，连接电源的单元包含引线接合及焊料球的相互连接，可以获得增 加规格用途的通用性的效果。
另外，作为本发明的一个侧面涉及的半导体集成电路的制作方法获得 的效果，提供足以吸收机械性的、热态的及冲击的应力的厚度的、分离接 点凸台和电路的绝缘层及凸台金属层后，被半导体测试及引线接合，能够 改善钎焊装配工艺及动作的可靠性。
另外，作为本发明的一个侧面涉及的半导体集成电路的制作方法获得 的效果，能够消除测试、引线接合及钎焊装配工艺的制约，这样，对于非 常脆弱的电路介质也能够使其受到裂纹损伤的危险性最小化。
另外，作为本发明的一个侧面涉及的半导体集成电路的制作方法获得
的效果，能够提供可以在许多半导体ic产品组中得到应用，还可以在好几
代的产品中得到应用的通用的柔软的设计及布局概念和工艺方法。
另外，作为本发明的一个侧面涉及的半导体集成电路的制作方法获得
的效果，能够提供低成本而且高速的制造、试验及装配的工艺。
另外，作为本发明的一个侧面涉及的半导体集成电路的制作方法获得
的效果，能够只使用在半导体IC产品的制造中共同使用的设计及工艺，这
样能够避免新资本投资的费用，能够利用现有的制造设备。


图1 (a)是示意性地表示本发明的第1实施方式涉及的半导体集成电 路的主要部分——具有被多个总线分割的总线金属层和成为单一的总线的 总线金属层，在各总线上分别设置一个接点凸台的IC芯片的一部分的简要 平面图，在其下部还一并表示沿着电流的流动路线的电阻的电气电路另外(b)是示意性地表示本发明的第1实施方式涉及的半导体集成电路的 主要部分——具有被多个总线分割的总线金属层和成为单一的总线的总线 金属层，在多个总线上分别设置一个接点凸台，在单一的总线上设置多个 接点凸台的ic芯片的一部分的简要平面图，在其下部还一并表示沿着电流 的流动路线的电阻的电气电路图。
图2是示意性地表示本发明的第1实施方式涉及的半导体集成电路的 主要部分——被多个总线分割的总线金属层(第3层总线)及成为单一的 总线的总线金属层(第3层总线)，和其l个下层中的成为源极及漏极电极
用的线的金属层(第2层总线)和通路孔的配置关系的IC芯片的一部分的
简要平面图。
图3是示意性地表示本发明的第1实施方式涉及的半导体集成电路的 主要部分——被多个总线分割的总线金属层(第3层总线)及成为单一的 总线的总线金属层(第3层总线)，和其l个下层中的成为源极及漏极电极 用的线的金属层(第2层总线)，进而l个下层中的成为源极及漏极电极的 金属层(第1层总线)和通路孔的配置关系的IC芯片的一部分的简要平面 图。
图4是本发明的第1实施方式涉及的半导体集成电路的主要部分—— 与图l (a)的IV — IV线对应的剖面图。
图5是示意性地表示本发明的第2实施方式涉及的半导体集成电路的 主要部分——具有被多个总线分割的总线金属层和成为单一的总线的总线 金属层，在各总线上分别设置一个接点凸台的IC芯片的一部分的简要平面 图，在其下部还一并表示沿着电流的流动路线的电阻的电气电路图。
图6 (a)是示意性地表示本发明的第2实施方式涉及的半导体集成电 路的主要部分——具有被多个总线分割的总线金属层和成为单一的总线的 总线金属层，在各总线上分别设置一个接点凸台的IC芯片的一部分的简要 平面图；另外(b)是示意性地表示本发明的第2实施方式涉及的半导体集 成电路的主要部分——具有被多个总线分割的总线金属层和成为单一的总 线的总线金属层，在多个总线上分别设置一个接点凸台，在单一的总线上 设置多个接点凸台的IC芯片的一部分的简要平面图。
图7 (a)是示意性地表示本发明的第3实施方式涉及的半导体集成电
路的第1变形例的主要部分——具有被多个总线分割的总线金属层和成为 单一的总线的总线金属层，在各总线上分别设置一个接点凸台，分别用分 离层围住被分割的2个功率晶体管的结构的IC芯片的一部分的简要平面
图；另外(b)是示意性地表示本发明的第3实施方式涉及的半导体集成电
路的第1变形例的主要部分——具有被多个总线分割的总线金属层和成为 单一的总线的总线金属层，在各总线上分别设置一个接点凸台，在单一的
总线上设置多个接点凸台，分别用分离层围住被分割的3个功率晶体管的 结构的IC芯片的一部分的简要平面图。
图8 (a)是示意性地表示本发明的第3实施方式涉及的半导体集成电 路的第2变形例的主要部分——具有被多个总线分割的总线金属层和成为 单一的总线的总线金属层，在各总线上分别设置一个接点凸台，器件正上 方的接点凸台的一部分从正下方的总线露出的结构的IC芯片的一部分的简 要平面图；另外(b)是示意性地表示本发明的第3实施方式涉及的半导体 集成电路的第2变形例的主要部分——具有被多个总线分割的总线金属层 和成为单一的总线的总线金属层，在各总线上分别设置一个接点凸台，在 单一的总线上设置多个接点凸台，器件正上方的接点凸台的一部分从正下 方的总线露出的结构的IC芯片的一部分的简要平面图。
图9 (a)是示意性地表示本发明的第3实施方式涉及的半导体集成电 路的第3变形例的主要部分——具有被多个总线分割的总线金属层和成为 单一的总线的总线金属层，在各总线上分别设置一个接点凸台，器件正上 方的接点凸台全部从正下方的总线露出的结构的IC芯片的一部分的简要平 面图；另外(b)是示意性地表示本发明的第3实施方式涉及的半导体集成 电路的第3变形例的主要部分——具有被多个总线分割的总线金属层和成 为单一的总线的总线金属层，在各总线上分别设置一个接点凸台，在单一 的总线上设置多个接点凸台，器件正上方的接点凸台全部从正下方的总线 露出的结构的IC芯片的一部分的简要平面图。
图10 (a) (c)是在本发明的第4实施方式中，用被分割成两个的 Pch功率晶体管或被分割成两个的Nch功率晶体管，构成被分割成两个的 输出电路，将被分割成两个的输出电路使用的接点凸台与封装的引出线连 接的形象图。
图11 (a)及(b)是在本发明的第4实施方式中，用被分割成两个的 Pch功率晶体管和两个的Nch功率晶体管或4个的Nch功率晶体管，构成 两个输出电路，将两个输出电路使用的接点凸台与封装的引出线连接的形 象图。
图12是在本发明的第4实施方式中，与图IO及图ll关联的图形，用 4个功率晶体管，构成两个输出电路，为了将两个输出电路使用的接点凸台 与封装的引出线连接，而实施4个功率晶体管的布局的IC芯片的一部分的 示意性的简要平面图。
图13是示意性地表示现有技术中在各总线金属层上设置多个接点凸 台，包含具有在总线金属层上共同连接的配置的功率晶体管的IC芯片的主 要部分的简要平面图。
具体实施例方式
下面，参照附图，讲述本发明的第1实施方式涉及的半导体集成电路 及其制作方法。
图1 (a)及(b)分别表示本发明的第1实施方式涉及的半导体集成电 路的一部分的简要的平面图和电气电路图。
首先，在图1 (a)的平面图中，表示出包含3个总线的半导体集成电 路，这些总线被覆盖功率晶体管的源极区及漏极区地配置。
如图1 (a)的平面图所示，在IC芯片100内，形成功率晶体管的有源 区域100A。在有源区域100A上，形成被2分割的总线130及131和单一 的总线150，覆盖着功率晶体管的源极区及漏极区。此外，这样地具有被2 分割的总线130及131后，能够在提高IC集成度的同时，还实现节省芯片 化。另外，2个总线130、 131，是由薄片状金属构成的最上层的金属层(第 3金属层)，分别与源电极连接的同时，还互相被绝缘层分割后形成。另外， 单一的总线150，是由薄片状金属构成的最上层的金属层(第3金属层)， 与漏电极连接地形成。在各总线130、 131、 150上，分别形成一个接点凸 台304。对于总线130、 131，设置一个外部的引线框307 (电源)，还设置 各接合线306，以便连接该引线框307和各接点凸台304。另外，对于单一 ,的总线150，设置一个外部的引线框307，还设置各接合线306，以便连接该引线框307和各接点凸台304。
另夕卜，如图1 (a)的平面图所示，2个总线130、 131的面积互相不同， 总线130、 131各自的面积，从靠近引线框307的一侧起，随着逐渐远去， 被依次变小地形成。
在这里，具有图1 (a)所示的结构的本实施方式涉及的半导体集成电 路，具有图l (a)的下部中的电气电路图所示的电气性的特征。
就是说，图1 (a)的下部中的电气电路图，示意性地表示出离开引线 框307地配置连接部件后引起的与功率晶体管的动作有关的电气性的特征。 此外，在该电气电路中，将Ral、 Ra2、 Ra3作为由接合线306构成的3个 电阻，其中的Ral、 Ra2，与引线框307并联。在2个总线130、 131和单 一的总线150中，对于流入这些总线的电流而言电阻，是总线的延展电阻 (広力S^)抵抗)，将该总线电阻作为Rgl、 Rg2、 Rg3表示，进而将2个晶 体管本身的源 漏间的电阻作为Rsl、 Rs2表示。
如图l(a)所示，从引线框307的角度观察的电气电路，总线电阻Rgl、 Rg2分别和与引线框307并联的2个接合线306的接线电阻Ral、Ra2串联， 进而与晶体管本身的源'漏之间电阻Rsl、 Rs2的一侧连接。该晶体管本身 的源 漏之间电阻Rsl、 Rs2的另一侧，被用单一的总线150短接，与1个 接合线306的接线电阻Ra3连接。这样，成为与引线框307连接的电阻电 路。
接着，在图1 (b)的平面图中，表示出包含4个总线的半导体集成电 路，这些总线被覆盖功率晶体管的源极区及漏极区地配置。图1 (b)所示 的半导体集成电路，对于图1 (a)所示的半导体集成电路而言，在具备多
个总线和单一的总线这一点上是相同的，但是在单一的总线上形成多个接 点凸台的这一点上却不相同。
如图l (b)的平面图所示，在IC芯片100内，形成功率晶体管的有源 区域100A。在有源区域100A上，形成被3分割的总线140、 141、 142和 单一的总线150，覆盖着功率晶体管的源极区及漏极区。此外，这样地具有 被3分割的总线140、 141、 142后，能够在提高IC集成度的同时，还实现 节省芯片化。另外，3个总线140、 141、 142，是由薄片状金属构成的最上 层的金属层(第3金属层)，分别与源电极连接的同时，还互相被绝缘层分
割后形成。另外，单一的总线150，是由薄片状金属构成的最上层的金属层
(第3金属层)，与漏电极连接地形成。在各总线140、 141、 142上，分别 形成一个接点凸台304;在单一的总线150上，形成3个接点凸台，以便与 各总线140、 141、 142上的接点凸台304左右对称。对于总线140、 141、 142，设置一个外部的引线框307 (电源)，还设置各接合线306，以便连接 该引线框307和各接点凸台304。另外，对于单一的总线150，设置一个外 部的引线框307，还设置各接合线306，以便连接该引线框307和各接点凸 台304。
另外，如图1 (b)的平面图所示，3个总线140、 141、 142的面积互 相不同，总线140、 141、 142各自的面积，从靠近引线框307的一侧起， 随着逐渐远去，被依次变大地形成。此外，总线140、 141、 142各自的面 积，也可以和图l (a)同样，从靠近引线框307的一侧起，随着逐渐远去， 被依次变小地形成。
在这里，具有图1 (b)所示的结构的本实施方式涉及的半导体集成电 路，具有图l (b)的下部中的电气电路图所示的电气性的特征。
就是说，图1 (b)的下部中的电气电路图，示意性地表示出离开引线 框307地配置连接部件后引起的与功率晶体管的动作有关的电气性的特征。 此外，在该电气电路中，如上所述，将分别由3个左右对称地配置的6个 接合线306构成的布线电阻作为Rbl、 Rb2、 Rb3表示，而且布线电阻Rbl、 Rb2、 Rb3与引线框307并联。在3个总线140、 141、 142上，对于流入这 些总线的电流而言的电阻，是总线的延展电阻，将该总线电阻作为Rnl、 Rn2、 Rn3表示。另外，同样在单一的总线150中，对于流入这些总线的电 流而言的电阻，是总线的延展电阻，将该总线电阻作为Rml、 Rm2、 Rm3 表示。另外，将3个晶体管本身的源'漏间的电阻作为Rsl、 Rs2、 Rs3表 示。
如图l(b)所示，从引线框307的角度观察的电气电路，总线电阻Rnl、 Rn2、Rn3分别和与引线框307并联的3个接合线306的接线龟阻Rbl 、Rb2、 Rb3串联，进而与晶体管本身的源'漏之间电阻Rsl、 Rs2、 Rs3的一侧连 接。该晶体管本身的源'漏之间电阻Rsl、 Rs2、 Rs3的另一侧，被用单一 的总线150短接，通过单一的总线150中的延展电阻Rml、 Rm2、 Rm3做
媒介，与3个接合线306的接线电阻Rbl、 Rb2、 Rb3连接。这样，成为与 引线框307连接的电阻电路。
此外，图1 (a)及(b)所示的半导体集成电路，是有源电路，在这里， 所谓"有源电路"是指向IC提供功能性的各种电气部件的电路。特别是在 本说明书中，有源电路是指橫向配置的成为功率晶体管的电力总线的金属 层。 '
以上讲述的图1 (a)所示的半导体集成电路和图1 (b)所示的半导体 集成电路的差异如下。就是说，图1 (a)所示的半导体集成电路，由于能 够在各接合线306的允许电流值大于实际流入功率晶体管的大电流时应用， 所以能够实现接合线306的接合线长度和各功率晶体管的尺寸设计及总线 设计，能够使晶体管元件本身的负荷均匀化，从而使从引线框307的角度 观察的各接合线306的电阻成分、各功率晶体管的元件电阻和总线电阻成 分的合成电阻值，在各功率晶体管中电流密度均匀。
另一方面，图1 (b)所示的半导体集成电路，由于能够在各接合线306 的允许电流值小于实际流入功率晶体管的大电流时应用，所以能够实现接 合线306的接合线长度和各功率晶体管的尺寸设计及总线设计，能够使晶 体管元件本身的负荷均匀化，从而使从引线框307的角度观察的各接合线 306的电阻成分、各功率晶体管的元件电阻和总线电阻成分的合成电阻值， 在各电流线路中均匀。
另外，图l (b)所示的半导体集成电路，将多个接点凸台304与单一 的总线150连接，从而能够增加接合线306的根数，提高电流允许值，所 以能够不受大电流化的接合线306的制约，'能够削减功率晶体管总电阻内 的接合线306的电阻成分。这样，能够一边实现功率晶体管的低电阻化， 一边明确流入各功率晶体管的电流线路，实现流入各功率晶体管的电流的 最佳化，从而能够获得进一步提高作为整体的功率晶体管的电流允许值的 效果。
另外，比较图1 (a)及(b)所示的电气电路和现有技术例讲述的图 13所示的电气电路后可知在现有技术例中，将多个接点凸台与最上层的 金属层的总线共同连接，功率晶体管本身的电流线路是一个。而在本实施 方式中，与2个接点凸台304的每一个对应地设置2个总线131、 132 (参
照图l(a))或与3个接点凸台304的每一个对应地设置3个总线140、 141、 142 (参照图1 (b))，功率晶体管分别被分割成2个或3个,以便对于一个接 点凸台而言，具备一个总线。因此，能够避免电流集中对功率晶体管造成 的损伤或应力，在明确流入各功率晶体管的电流线路的同时，还能够使流 入各功率晶体管的电流最佳化。这样，由于能够，作为整体的功率晶体管 的电流允许值上升，所以能够实现可靠性优异的半导体集成电路。
进而，将较大的总线面积分割成适当的大小，在2个总线131、 132 (参 照图1 (a))或3个总线140、 141、 142 (参照图1 (b))上分别配置接点 凸台304,分割电流线路，能够获得防止产生预料不到的电流集中对功率晶 体管造成的损伤的效果。
另外，在图1 (a)及(b)中，作为总线布局，讲述了上下配置多个总 线(在图1 (a)中为总线131、 132，在图1 (b)中为总线140、 141、 142) 的情况。但是大致上下、大致左右或大致倾斜地分割电流线路的总线的配 置，也能获得同样的效果。
在这里，使用具体的例子，讲述采用上述图1 (a)及(b)所示的半导 体集成电路的效果。
首先，对于图1 (a)所示的半导体集成电路，作为例子，假设接合线 306的单位长度的接合线电阻值为50mQ/mm后，用lmm、 2mm设计与源 极侧连接的各接合线306的接合线长度，用1.5mm设计与漏极侧连接的各 接合线306的接合线长度。这样设计时，能够将各接合线306的接合线长 度形成的3个电阻设计成Ral=0.05 Q 、 Ra2=0.1 Q 、 Ra3=0.075 Q ，将2个 源极侧的总线的延展电阻设计成Rg^0.07Q、 Rg2=0.14Q，考虑1个接点 凸台304后，能够将1个漏极侧的总线的延展电阻的合计设计成Rg3:0.047 Q，将晶体管本身的源 漏之间电阻设计成Rsl=0.07Q、 Rs2=0.14Q。于 是，如果用各接合线306的电阻成分和各功率晶体管的元件电阻、源极侧 的总线电阻成分的各系列电阻值，表示从与功率晶体管的源极侧连接的接 合线306到功率晶体管元件本身的漏极侧为止的电阻值，那么下述简要的 公式就成立。
(Ral+Rgl + Rsl) X2 =Ra2+Rg2+Rs2=0.38Q
就是说，使流入各功率晶体管元件本身的电流密度均匀地进行接合线 的接合线长度和各功率晶体管尺寸设计、总线设计后，与构成源，漏间电 阻Rs2的功率晶体管元件相比，能够使2倍的电流流过构成电阻Rsl的功
率晶体管元件。因为晶体管尺寸大约是2倍，所以流入各功率晶体管元件
本身的电流密度均匀。
另外，如果用各接合线306的电阻成分和各功率晶体管的元件电阻、 源极侧的总线电阻成分的各系列电阻值，表示从与功率晶体管的漏极侧连 接的单一的总线150到与引线框307连接的接合线306为止的电阻值，那 么下述简要的公式就成立。<formula>formula see original document page 22</formula>
由以上情况可知引线框307的2端子间的功率晶体管的电阻，成为 0.248 Q 。
在图1 (a)中，将各接合线306的接合线长度形成的接合线电阻作为 Ral、 Ra2、 Ra3，进而将源极侧的总线130、 131形成的延展电阻作为Rgl、 Rg2，将漏极侧的单一的总线形成的延展电阻作为Rg3，再进而将晶体管本 身的源 漏间电阻作为Rsl、 Rs2，适当地设计各电阻的数值的参数。
包含各接合线306的电阻成分和各功率晶体管的元件电阻、总线电阻 成分的各系列电阻值的引线框307的2端子间的功率晶体管的电阻，下述 公式就成立。
引线框2端子间的功率晶体管的电阻 <formula>formula see original document page 22</formula>此外，在以上图1 (a)所示的半导体集成电路中，讲述了采用在源极 侧配置2个总线130、 131在漏极侧配置单一的总线150的结构的情况。但 本实施方式并不局限于此。例如毫无疑问源极侧的总线的数量即使是3 个或4个等，也能获得同样的效果；另外，使源极侧成为单一的总线，使 漏极侧成为2个总线，也能获得同样的效果。就是说，在本实施方式中， 因为具有分割源极侧或漏极侧的一个总线的电流线路的总线配置，所以即 使大致上下、大致左右或大致倾斜地分割总线的配置，分割成为多个的总 线配置，毫无疑问也能获得同样的效果。
接着，对于图1 (b)所示的半导体集成电路，作为例子，假设接合线
306的单位长度的电阻值为50mQ/mm后，用lmm、 1.5 mm、 2 mm设计 与源极侧连接的各接合线306的接合线长度，与漏极侧连接的各接合线306 的接合线长度，也进行同样的设计。这样设计时，能够将各接合线306的 接合线长度形成的3个电阻设计成RM=0.05 Q 、 Rb2=0.075 Q 、 Rb3=0.1 Q ， 将3个源极侧的总线的延展电阻设计成Rnl=0.15 Q 、 Rn2=0.14 Q 、 Rn3=0.13 Q ，考虑3个接点凸台304后，能够将1个漏极侧的总线的延展电阻的合 计设计成Rm=0.046Q ，将晶体管本身的源 漏之间电阻设计成Rsl=0.155 Q、 Rs2=0.14Q、 Rs3=0.125Q。于是，如果用各接合线306的电阻成分和 各功率晶体管的元件电阻、源极侧的总线电阻成分的各系列电阻值，表示 从与功率晶体管的源极侧连接的接合线306到功率晶体管元件本身的漏极
侧为止的电阻值，那么下述简要的公式就成立。 Rbl+Rnl+Rsl =Rb2+Rn2+Rs2 =Rb3 +Rn3 +Rs3=0.355 Q 另外，如果用各接合线306的电阻成分Rb=0.023 Q 、源极侧的总线电 阻成分Rm-0.046Q的各系列电阻值，表示从与功率晶体管的漏极侧连接的 单一的总线150到与引线框307连接的接合线306为止的电阻值，那么下 述简要的公式就成立。
<formula>formula see original document page 23</formula>
由以上情况可知引线框307的2端子间的功率晶体管的电阻，成为 0.188Q。
在图l (b)中，将各接合线306的接合线长度形成的接合线电阻作为 Rbl、 Rb2、 Rb3，进而将源极侧的总线140、 141、 142形成的延展电阻作 为Rbl、 Rb2、 Rb3，将漏极侧的单一的总线150形成的延展电阻作为Rml、 Rm2、 Rm3，再进而将晶体管本身的源 漏间电阻作为Rsl、 Rs2，适当地
设计各电阻的数值的参数。
包含各接合线306的电阻成分和各功率晶体管的元件电阻、总线电阻 成分的各系列电阻值的引线框307的2端子间的功率晶体管的电阻，下述 公式就成立。
引线框2端子间的功率晶体管的电阻
=1/ (1/ (Rbl+Rnl+Rsl) + 1/ (Rb2+Rn2+Rs2) +1/ (Rb3+Rn3+Rs3)) + 1/ (Rbl+Rml) +1/ (Rb2+Rm2) +1/ (Rb3+Rm3))
此外，在以上图1 (b)所示的半导体集成电路中，讲述了采用在源极 侧配置3个总线140、 141、 142，在漏极侧配置单一的总线150的结构的情 况。但本实施方式并不局限于此。例如毫无疑问源极侧的总线的数量即 使是2个或4个等，也能获得同样的效果；另外，使源极侧成为单一的总 线，使漏极侧成为3个总线，也能获得同样的效果。就是说，在本实施方 式中，因为具有分割源极侧或漏极侧的一个总线的电流线路的总线配置， 所以即使大致上下、大致左右或大致倾斜地分割总线的配置，分割成为多 个的总线配置，毫无疑问也能获得同样的效果。
如以上使用图1 (a)及(b)所讲述的那样，具备与功率晶体管的第1 电极(例如源电极)连接的多个总线(例如总线130、 131，参照图l (a); 总线140、 141、 142，参照图l (b))和与功率晶体管的第2电极(例如漏 电极)连接的单一的总线(例如总线150，参照图l (a)及(b))，多个总 线分别被1个接点凸台分割，所以能够考虑接合线306的接合线长度形成 的电阻成分，利用多个总线的尺寸设计，调整被分割的多个总线的面积尺 寸。这样，在图1 (a)的结构中，能够实现使各功率晶体管的电流密度均 匀地进行接合线306的接合线长度和各功率晶体管的尺寸设计、总线设计， 实现各功率晶体管元件本身的负荷的均匀化。另外，在图1 (b)的结构中， 能够实现使各电流线路的电流密度均匀地进行接合线306的接合线长度和 各功率晶体管的尺寸设计、总线设计，实现各功率晶体管元件本身的负荷 的均匀化，能够明确各功率晶体管电流线路。进而，在图1 (b)的结构中， 流入各功率晶体管的电流，即使大电流时，电流也不会集中地均匀地流过， 能够实现对接合线306、金属层总线及通路孔而言的负荷均匀，能够提高作 为整体的功率晶体管的电流允许值，能够提高可靠性。
特别是虽然没有图示，但是在图1 (b)的结构中，为了实现利用图1 (a)的结构后获得的效果，就是说，为了使各功率晶体管的电流密度均匀， 能够切换多个总线的面积大中小尺寸的3个总线140、 141、 142中具有大
小尺寸的面积的总线140和142的位置，实施总线尺寸的微调，从而能够
实现接合线306的接合线长度和各功率晶体管的尺寸设计、总线设计。这
样，流入各功率晶体管的电流，即使大电流时，电流也不会集中，而是与 各功率晶体管的元件尺寸大致成正比地使电流流过，实现电流密度的均匀
化，实现对各功率晶体管、金属层总线及通路孔而言的负荷的均匀化。从 而能够提高作为整体的功率晶体管的电流允许值，能够提高可靠性。
最后，讲述上述图1 (a)及(b)所示的半导体集成电路中的最上层的 金属层——总线和在其下侧设置的2个金属层的位置关系。此外，以下以 图1 (a)及(b)中图1 (a)所示的半导体集成电路为例进行讲述，但是根 据以下的讲述，当然能够想定图1 (b)所示的半导体集成电路的情况。
图2及图3是示意性地表示与图1 (a)所示的总线130、 131、 151的 下层的金属层的位置关系的平面图。此外，在图2及图3中，透视性地表 示各总线130、 131、 151，在图3中，透视性地表示第2层的总线。
首先，如图2所示，在本实施方式中，在成为第3层的总线130、 131、 151的下侧，具有细长的横向的带状而且以一定的间距相互平行地交替形成 作为第2层的总线(第2金属层)的源极线(第1金属图案)的金属层11、 12、 13、 14、 15、 16和作为第2层的总线(第2金属层)的漏极线(第2 金属图案)的金属层21、 22、 23、 24、 25、 26。第3层的总线130、 131， 通过充填了金属的多个通路孔X1作媒介，分别与第2层的总线——源极线 11及12、 13及14、 15及16连接；第3层的总线150，通过充填了金属的 多个通路孔Y1作媒介，分别与漏极线21及22、 23及24、 25及26连接。
另外，如图3所示，在作为第2层的总线的源极线及漏极线的金属层 11 16、 21 26的下侧，与这些第2层的总线正交的同时，具有细长的纵 向的带状而且以一定的间距相互平行地交替形成作为第1层的总线(第1 金属层)的源电极用线(第1金属图案)的金属层S1 S15和作为第1层 的总线的漏电极用线(第2金属图案)的金属层D1 D15。第l层的总线 的源电极用线的金属层S1 S15，通过充填了金属的多个通路孔X作媒介， 分别与第2层的总线——源极线11 16电连接；第1层的总线的漏电极用 线的金属层D1 D15，通过充填了金属的多个通路孔Y作媒介，分别与第 2层的总线——漏极线21 26电连接。此外，以上的图1 图3，是为了主要讲述在半导体基板上形成的第1层的总线 第3层的总线、通路孔、接 点凸台及接合线的位置关系而绘制的图形，各总线之间形成的未图示的层 间绝缘膜(例如参照后述的图4)及开口部和其它具体结构，将使用图4所 示的具体的例子进行讲述。
在这里，图4是与图1 (a)的IV — IV线对应的剖面图，表示本实施方 式涉及的半导体集成电路的剖面结构的一部分。
如图4所示，在p型硅基板911上，形成功率晶体管100A和周边元件 (CMOS晶体管)902a。在形成功率晶体管100A的区域，在p型硅基板 911上，形成n型埋入区913、 n型阱区917、源/漏接触区921、栅极氧化 物930及多晶硅栅极931。覆盖它们地形成第1电平间绝缘体层941，在该 第1电平间绝缘体层941中，形成到达源/漏接触区921的第1通路孔942。 在第1电平间绝缘体层941上，形成由金属层构成的源电极用的线(第1 层的总线)SN及漏电极用的线(第1层的总线)DN，覆盖该源电极用的 线SN及漏电极用的线DN地形成第2电平间绝缘体层944，在该第2电平 间绝缘体层944中，形成与源电极用的线SN连接的第2通路孔X。此外， 虽然未图示，但是在第2电平间绝缘体层944中也同样形成与漏电极用的 线DN连接的通路孔。在第2电平间绝缘体层944上，形成由金属层构成 的源极线(第2层的总线)15 (此外，在未图示的断面上也同样形成漏极 线(第2层的总线))，形成覆盖该源极线15及未图示的漏极线的第3电平 间绝缘体层947，在该第3电平间绝缘体层947中，形成与源极线15连接 的第3通路孔X1 (此外，在未图示的断面上也同样形成与漏极线连接的通 路孔)。在第3电平间绝缘体层947上，形成由金属层构成的第3层的总线 131，还形成覆盖该总线131而且具有幵口部956的第4电平间绝缘体层950。 在开口部956中，形成接点凸台304;在第4电平间绝缘体层950上，形成 露出接点凸台304的保护用被覆层955;在接点凸台304上，形成球961及 接合线306。
另外，在p型硅基板911上，通过具有基板接点区927的p型阱区916 和元件分离绝缘体层202作媒介，在与形成功率晶体管100A的区域相对的 一侧，进而形成n型埋入区913、 n型阱区917，在该区域上形成周边元件 902a。然后，功率晶体管100Ah2周边元件902a，被元件分离绝缘体层202
电气性地分离。
综上所述，本发明的第1实施方式涉及的半导体集成电路，具备与功 率晶体管的第1电极(例如源电极)连接的多个总线(例如总线130、 131
(参照图1 (a))或总线140、 141、 142 (参照图1 (b))和与功率晶体管 的第2电极(例如漏电极)连接的单一的总线(例如总线150 (参照图1 (a) 及(b))，各总线在充填了金属的通路孔的作用下，与对应的电极连接，而 且这些总线配置在功率晶体管的正上方，每个总线与一个接点凸台连接。 这样地分割功率晶体管的电流线路，明确流入各功率晶体管的电流路线， 而且使流入各功率晶体管的电流的最佳化，以及使流入各接合线的电流的 最佳化，所以能够使多个接点凸台与单一的总线连接，使多个的总线的面 积成为互不相同的尺寸或互相相同的尺寸，从而可以获得上述的效果。 (第2实施方式)
下面，参照附图，讲述本发明的第2实施方式涉及的半导体集成电路 及其制作方法。
图5及上述的图1 (b)分别表示本发明的第1实施方式涉及的半导体 集成电路的一部分的简要的平面图和电气电路图。
图5及上述的图1 (b)所示的半导体集成电路具有的共同特征是具 备被分割的多个总线和单一的总线，多个总线的面积互不相同，各总线的 面积从靠近引线框的一侧起，随着逐渐远去，而被依次变小。此外，上述 的图1 (b)所示的半导体集成电路的结构，因为已经在第1实施方式中讲 过，所以下面讲述图5所示的半导体集成电路的结构，但是对于和第1实 施方式中讲过的部分重复的部分则不再赘述。
图5所示的半导体集成电路，如该图所示，对于图1 (a)所示的半导 体集成电路的结构而言，多个总线——2个总线130、 131的面积的大小互 相相反。此外，其它的结构及图5没有表示出的下部的结构，和使用上述 图l (a)进行的讲述同样，因为能够根据使用图2及图3进行的讲述，很 容易地想定，所以不再赘述。
另外，具有图5所示的结构的本实施方式涉及的半导体集成电路，具 有图5的下部中的电气电路图所示的电气性的特征。
就是说，图5的下部中的电气电路图，示意性地表示出离开引线框307
地配置连接部件后引起的与功率晶体管的动作有关的电气性的特征。此外，
在该电气电路中，利用接合线306将3个电阻作为Ral、 Ra2、 Ra3表示， 其中的Ral、 Ra2，与引线框307并联。在2个总线130、 131和单一的总 线150中，对于流入这些总线的电流而言电阻，是总线的延展电阻，将该 总线电阻作为Rhl、 Rh2、 Rh3表示，进而将2个晶体管本身的源*漏间的 电阻作为Rsl、 Rs2表示。
如图5所示，从引线框307的角度观察的电气电路，总线电阻Rhl、 Rh2分别和与引线框307并联的2个接合线306的接线电阻Ral、Ra2串联， 进而与晶体管本身的源'漏之间的电阻Rsl、 Rs2的一侧连接。该晶体管本 身的源'漏之间的电阻Rsl、 Rs2的另一侧，被用单一的总线150短接，与 1个接合线306的接线电阻Ra3连接。这样，成为与引线框307连接的电阻 电路。
此外，图5及图1 (b)所示的半导体集成电路，是有源电路，在这里， 所谓"有源电路"是指向IC提供功能性的各种电气部件的电路。特别是在 本说明书中，有源电路是指横向配置的成为功率晶体管的电力总线的金属 层。
在这里，以上讲述的图1 (b)所示的半导体集成电路和图5所示的半 导体集成电路的差异如下。就是说，多个接点凸台304与单一的总线150 连接，从而增加接合线306的根数，提高电流允许值。这样，因为能够不 受大电流化的接合线306的制约，能够削减功率晶体管总电阻内的接合线 306的电阻成分，所以能够一边实现功率晶体管的低电阻化， 一边明确流入 各功率晶体管的电流线路。从而能够实现流入各功率晶体管的电流的最佳
化，获得进一步提高作为整体的功率晶体管的电流允许值的效果。
另外，比较图5及图1 (b)所示的电气电路和现有技术例讲述的图13 所示的电气电路后可知在现有技术例中，将多个接点凸台与最上层的金 属层的总线共同连接，功率晶体管本身的电流线路是一个。而在本实施方 式中，与2个接点凸台304的每一个对应地设置2个总线130、 131 (参照 图5)或与3个接点凸台304的每一个对应地设置3个总线140、 141、 142 (参照图1 (b)),功率晶体管分别被分割成2个或3个，功率晶体管的电流 线路也被分割成2个或3个。因此，能够避免电流集中对功率晶体管造成
的损伤或应力，在明确流入各功率晶体管的电流线路的同时，还能够使流 入各功率晶体管的电流最佳化。这样，由于能够使作为整体的功率晶体管
的电流允许值上升，所以能够实现可靠性优异的半导体集成电路。
进而，将较大的总线面积分割成适当的大小，在2个总线131、 132 (参
照图5)或3个总线140、 141、 142 (参照图1 (b))上分别配置接点凸台 304，分割电流线路，能够获得防止产生预料不到的电流集中对功率晶体管 造成的损伤的效果。
另外，在图5及图1 (b)中，作为总线布局，讲述了上下配置多个总 线(在图5中为总线131、 132，在图1 (b)中为总线140、 141、 142)的 情况。但是大致上下、大致左右或大致倾斜地分割电流线路的总线的配置， 也能获得同样的效果。
另外，采用图5所示的结构后，能够考虑接合线306的接合线长度形 成的电阻成分，在源极侧的两个总线130、 131的尺寸设计中加以利用，能 够调整被分割的源极侧的各总线130、 131的面积尺寸。这样，能够实现使 从引线框307的角度观察的各接合线306的电阻成分和各功率晶体管的元 件电阻和总线电阻成分的合成电阻值在各电流线路中均匀地进行接合线 306的接合线长和各功率晶体管的尺寸设计和总线设计，能够明确流入功率 晶体管元件本身的电流线路。
在这里，使用具体的例子，讲述采用上述图5所示的半导体集成电路 的效果。
例如，假设接合线306的单位长度的接合线电阻值为50mQ/mm后， 用lmm、2mm设计与源极侧连接的各接合线306的接合线长度，用1.5 mm 设计与漏极侧连接的各接合线306的接合线长度。这样设计时，能够将各 接合线306的接合线长度形成的3个电阻设计成Ral=0.05 Q 、 Ra2=0,l Q 、 Ra3=0.075 Q，将2个源极侧的总线的延展电阻设计成Rhl=0.13 Q 、 Rii2=0.105Q，考虑1个接点凸台304后，能够将1个漏极侧的总线的延展 电阻的合计设计成Rh3=0.058Q，将晶体管本身的源 漏之间电阻设计成 Rsl=0.125Q、 Rs2=0.1Q。于是，如果用各接合线306的电阻成分和各功率 晶体管的元件电阻、源极侧的总线电阻成分的各系列电阻值，表示从与功 率晶体管的源极侧连接的接合线306到功率晶体管元件本身的漏极侧为止 的电阻值，那么下述简要的公式就成立。
Ral+Rhl+Rsl =Ra2+Rh2+Rs2=0.305 Q
另外，如果用各接合线306的电阻成分和各功率晶体管的元件电阻、 源极侧的总线电阻成分的各系列电阻值，表示从与功率晶体管的漏极侧连 接的单一的总线150到与引线框307连接的接合线306为止的电阻值，那 么下述简要的公式就成立。
Ra3+Rh3=0.133Q
由以上情况可知引线框307的2端子间的功率晶体管的电阻，成为 1.286 Q 。
在图5中，将各接合线306的接合线长度形成的接合线电阻作为Ral、 Ra2、 Ra3，进而将源极侧的总线130、 131形成的延展电阻作为Rhl、 Rh2， 将漏极侧的单一的总线形成的延展电阻作为Rh3，再进而将晶体管本身的 源'漏间电阻作为Rsl、 Rs2，适当地设计各电阻的数值的参数。
包含各接合线306的电阻成分和各功率晶体管的元件电阻、总线电阻 成分的各系列电阻值的引线框307的2端子间的功率晶体管的电阻，下述 公式就成立。
引线框2端子间的功率晶体管的电阻 =1/ (1/ (Ral+Rhl+Rsl)
+ 1/ (Ra2+Rh2+Rs2))十Ra3+Rh3
此外，在以上图5所示的半导体集成电路中，讲述了采用在源极侧配 置2个总线130、 131在漏极侧配置单一的总线150的结构的情况。但本实 施方式并不局限于此。例如毫无疑问源极侧的总线的数量即使是3个或4 个等，也能获得同样的效果；另外，使源极侧成为单一的总线，使漏极侧 成为2个总线，也能获得同样的效果。就是说，在本实施方式中，因为具 有分割源极侧或漏极侧的一个总线的电流线路的总线配置，所以即使大致 上下、大致左右或大致倾斜地分割总线的配置，分割成为多个的总线配置， 毫无疑问也能获得同样的效果。
如以上使用图5及图1 (b)讲述的那样，因为具备与功率晶体管的第 1电极(例如源电极)连接的多个总线(例如总线130、 131 (参照图5)、
总线140、 141、 142 (参照图l (b))和与功率晶体管的第2电极(例如漏 电极)连接的单一的总线(例如150 (参照图5及图1 (b))，多个总线分 别被一个接点凸台分割，所以能够考虑接合线306的接合线长度形成的电 阻成分，在多个总线的尺寸设计中加以利用，调整被分割的多个总线的面 积尺寸。这样，由于各功率晶体管的电流线路的电阻值被均匀地分割，所 以能够使流入被分割的各功率晶体管本身的电流均匀，能够明确电流线路。 特别是在图5中，即使是大电流时，也能够使电流不集中地均匀流过，能 够使对于金属层总线及通路孔的负荷均匀，能够提高作为整体的功率晶体 管的电流允许值，提高可靠性。 (第3实施方式)
下面，参照附图，讲述本发明的第3实施方式涉及的半导体集成电路 及其制作方法。
图6 (a)及(b)分别表示本发明的第3实施方式涉及的半导体集成电 路的一部分的简要的平面图。
图6 (a)及(b)所示的半导体集成电路具有的共同的特征是具备被 分割的多个总线和单一的总线，多个总线的面积互相相等。此外，在以下 关于图6 (a)及(b)所示的半导体集成电路的结构的讲述中，省略与第l 实施方式讲述的部分重复的部分。
在图6 (a)所示的半导体集成电路中，设置与源电极连接而且面积互 相相等的2个总线130、 131，在各总线130、 131上分别配置一个接点凸台 304，另外，在与漏电极连接的单一的总线150上配置一个接点凸台304。
在这里，使用具体的例子，讲述采用上述图6 (a)所示的半导体集成 电路的效果。
例如将源极侧的2个总线130、 131的延展电阻设计成Rhh(U16Q、 Rh2-0.116Q，将晶体管本身的源'漏之间电阻设计成Rsl-0.11Q、Rs2^.11
Q后，各功率晶体管的元件电阻和总线电阻成分的各系列电阻值，下述公 式就成立。
Rhl+Rsl
=Rh2+Rs2=0.226Q
另一方面，在图6 (b)所示的半导体集成电路中，设置与源电极连接
而且面积互相相等的3个总线140、 141、 142，在各总线140、 141、 142上 分别配置一个接点凸台304，另外，在与漏电极连接的单一的总线150上， 和各总线140、 141、 142设置的3个接点凸台304互相左右对称地配置3 个接点凸台304。
在这里，使用具体的例子，讲述采用上述图6 (b)所示的半导体集成 电路的效果。
例如将源极侧的3个总线140、 141、 142的延展电阻设计成Rhb0，14 Q、 Rn2=0.14Q、 Rn3==0.14 Q ，将晶体管本身的源 漏之间电阻设计成 Rsl=0.14Q、 Rs2=0.14Q、 Rs3二0.14Q后，各功率晶体管的元件电阻和总线 电阻成分的各系列电阻值，下述公式就成立。
Rnl+Rsl =Rn2+Rs2 =Rn3+Rs3=0.28Q
另外，如上所述，图6 (a)及(b),因为多个总线(在图6 (a)中是 2个总线130、 131，在图6 (b)中是3个总线140、 141、 142)被分割成 具有互相相等的面积，所以能够减少大尺寸的总线的金属层的ESD导致的 损伤。就是说，源极侧的多个总线被引线框307均匀地分割，通过接合线 306作媒介被施加ESD能量后，作用于具有被均等地分割的电阻成分的各 功率晶体管元件的ESD能量的峰值，和被分割的比例同样，使ESD能量分 散地作用。因此，提高了用ESD能量的峰值决定的功率晶体管的ESD耐量， 提高了半导体集成电路的可靠性。
进而，在图6 (a)和图6 (b)中，因为具有结构不同的部分，所以有 关ESD的效果也不同。在图6 (b)中，漏极侧的单一的总线150具有3个 接点凸台304，与多个接合线306连接，所以与图6 (a)相比，包含漏极 侧的2个总线130、 131及接合线306形成的电阻成分在内的合成阻抗成分 降低，不容易受到ESD的损伤。
此外，在以上图6 (a)所示的半导体集成电路中，讲述了在源极恻配 置2个总线130、 131，在漏极侧配置单一的总线150的结构的情况。但是 本实施方式并不局限于此。例如毫无疑问源极侧的总线的数量即使是3 个或4个等，也能获得同样的效果；另外，使源极侧成为单一的总线，使
漏极侧成为2个总线，也能获得同样的效果。就是说，在本实施方式中， 因为具有分割源极侧或漏极侧的一个总线的电流线路的总线配置，所以即 使大致上下、大致左右或大致倾斜地分割总线的配置，分割成为多个的总 线配置，毫无疑问也能获得同样的效果。另外，以上这一点，在图6 (b) 所示的半导体集成电路中也同样。 (第4实施方式)
下面，参照附图，讲述本发明的第3实施方式涉及的半导体集成电路 及其制作方法。
在第4实施方式中，讲述可以在上述第1 第3实施方式涉及的半导体 集成电路中应用的第1 第3变形例。此外，作为第1 第3变形例的讲述， 以下以在图6 (a)及(b)所示的半导体集成电路即拥有多个总线被具有均 等的面积地分割的结构的半导体集成电路中的应用为例，进行讲述。
第1变形例
图7 (a)及(b)所示的第1变形例，其特征在于功率晶体管的有源 区被分离层相互电器性地分离。
具体地说，在图7 (a)中，功率晶体管的有源区被分割成2个有源区 100al、馳2，在2个有源区100al、麵2中，形成被分离层相互电器性 地分离的2个功率晶体管的这一点上，和图6 (a)所示的半导体集成电路 不同。此外，其它的结构，和图6 (a)所示的半导体集成电路一样，另外 图7 (a)的IV — IV线中的剖面图，和图4同样，如上所述，功率晶体管的 有源区和周边元件，被分离层电气性地分离。
另外，在图7(b)中，功率晶体管的有源区被分割成3个有源区100al、 隐2、脂a3，在3个有源区100al、馳2、 10'C'a3中，形成被分离层相 互电器性地分离的3个功率晶体管的这一点上，和图6 (b)所示的半导体 集成电路不同。此外，其它的结构，和图6 (b)所示的半导体集成电路一 样。
这样，和与源电极连接的多个总线(在图7 (a)中是总线130、 131， 在图7 (b)中是总线140、 141、 142)对应，功率晶体管被分离层分割，
从而使具有分布在与源电极连接的上述多个总线的每一个上的一个接点凸 台304的功率晶体管，被分离层包围。因此，不容易产生闩锁或寄生的误动作，从而使半导体集成电路的可靠性得到提高。 第2变形例
图8 (a)及(b)所示的第2变形例，其特征在于离引线框一侧最远 的位置的总线形成的接点凸台，其一部分露出。
在图8 (a)及(b)所示的第2变形例中，如图8 (a)及(b)所示， 功率晶体管的有源区IOOB狭窄，在其上形成的各总线(在图8 (a)中是总 线130、 131、 150，在图8 (b)中是总线140、 141、 142、 150)的面积较 小时，使其一部分露出地形成离引线框307 —侧最远的位置的总线的接点 凸台(在图8 (a)中是总线130形成的接点凸台304，在图8 (b)中是总 线142形成的接点凸台304和与其左右对称的位置的总线150形成的接点 凸台304)的这一点上，和图6 (a)及(b)所示的半导体集成电路不同。 此外，其它的结构，和图6 (a)及(b)所示的半导体集成电路一样。
这样，能够防止接合线306彼此接触，防止输出间短路。因此，能够 使接合线306适当地接触引线框307，同时获得上述第1 第3实施方式获 得的效果。
另外，半导体集成电路，通过排列分布在功率晶体管之上的电力供给 接点凸台304，在包含从接点凸台304向功率晶体管分散的主要供给垂直方 向的电流的单元及旨在将电源与各接点凸台304连接的单元在内的功率晶 体管的正上方配置电力供给接点凸台304，从而能够节约贵重的硅资产。就 是说，通过减少接点凸台304消费的芯片面积，从而能够削减IC芯片的成 本。这样，能够实现IC的省芯片面积化，实现IC的低成本化。此外，在 这一点上，与本第2变形例的结构相比，上述第1 第3实施方式的结构的 省芯片面积化的效果更佳。
第3变形例
图9 (a)及(b)所示的第3变形例，其特征在于使离引线框一侧最 远的位置的总线形成的接点凸台全部露出。
在图9 (a)及(b)所示的第3变形例中，如图9 (a)及(b)所示， 功率晶体管的有源区IOOC狭窄，在其上形成的各总线(在图9 (a)中是总 线130、31、 150，在图9 (b)中是总线140、 141、 142、 150)的面积较 小时，使其全部露出地形成离引线框307 —侧最远的位置的总线的接点凸
台(在图9 (a)中是总线130形成的接点凸台304，在图9 (b)中是总线 142形成的接点凸台304和与其左右对称的位置的总线150形成的接点凸台 304)的这一点上，和图6 (a)及(b)所示的半导体集成电路不同。此外， 其它的结构，和图6 (a)及(b)所示的半导体集成电路一样。
这样，能够防止接合线306彼此接触，防止输出间短路。因此，能够 使接合线306适当地接触引线框307，同时获得上述第1 第3实施方式获 得的效果。
另外，半导体集成电路，通过排列分布在功率晶体管之上的电力供给 接点凸台304，在包含从接点凸台304向功率晶体管分散的主要供给垂直方 向的电流的单元及旨在将电源与各接点凸台304连接的单元在内的功率晶 体管的正上方配置电力供给接点凸台304，从而能够节约贵重的硅资产。就 是说，通过减少接点凸台304消费的芯片面积，从而能够削减IC芯片的成 本。这样，能够实现IC的省芯片面积化，实现IC的低成本化。此外，在 这一点上，与本第2变形例的结构相比，上述第1 第3实施方式的结构的 省芯片面积化的效果更佳。 (第5实施方式)
下面，参照附图，讲述本发明的第5实施方式涉及的半导体集成电路。 在本实施方式中，讲述具体地应用上述第1 第4的各实施方式涉及的
半导体集成电路的共同的特征的结构即具备被分割的多个的总线和单一的
总线的例子。
图10 (a) (c)是关于上述第1实施方式中的图1所示的功率晶体 管元件部的简化等值电气电路图的一个例子。
在图IO (a)中，表示出Nch功率晶体管的简化等值电气电路图。
如图10 (a)所示，Nch功率晶体管的漏极侧被用总线分割成两个，漏 极输出QA一D、 (^8_0分别具有一个接点凸台(图中用黑点表示)304a。 另外，Nch功率晶体管的源极侧，被用一个总线连接，源极输出QA_S、 QB_S 成为共同，具有一个接点凸台304a。
另外，在图10 (b)中，表示出Nch功率晶体管的简化等值电气电路图。
如图10 (b)所示，Nch功率晶体管的源极侧被用总线分割成两个，源
极输出QA—S、 QB_S分别具有一个接点凸台304a。另外，Nch功率晶体 管的漏极侧，被用一个总线连接，漏极输出QA一D、 QB—D成为共同，具有 一个接点凸台304a。
进而，在图IO (c)中，表示出Pch功率晶体管的简化等值电气电路图。
如图IO (c)所示，Pch功率晶体管的漏极侧被用总线分割成两个，漏 极输出QA—D、 QB—D分别具有一个接点凸台304a。另外，Nch功率晶体 管的源极侧，被用一个总线连接，源极输出QA—S、 QB—S成为共同，具有 一个接点凸台304a。
接着，图11 (a)及(b)是使用上述图10 (a) (c)的功率晶体管 的输出电路的简化等值电气电路图。
在图11 (a)中，表示出使用图10 (a)及(c)所示的功率晶体管的等 值电气电路，将多个功率晶体管作为输出电路构成时的等值电气电路。
如图11 (a)所示，Pch功率晶体管Ql的源极侧(Q1A—S、 Q1B—S) 被用总线共同连接，通过一个接点凸台304a作媒介，被用接合线306与引线 框L1连接。同样，Nch功率晶体管Q3的源极侧(Q3A—S、 Q3B_S)被用 总线共同连接，通过一个接点凸台304a作媒介，被用接合线306与引线框 LI连接。
另夕卜，Nch功率晶体管Q2的源极侧(Q2A一S、 Q2B一S)被用总线共同 连接，通过一个接点凸台304a作媒介,被用接合线306与引线框L4连接。 同样，Pch功率晶体管Q4的源极侧(Q4A一S、 Q4B一S)被用总线共同连接， 通过一个接点凸台304a作媒介,被用接合线306与引线框L4连接。
另外，Pch功率晶体管Ql的漏极侧(Q1A一D、 Q1B—D)分别用2个 总线与Nch功率晶体管Q2的漏极侧(Q2A—D、 Q2B—D)连接，2个总线 各具有一个接点凸台304a。就是说，Pch功率晶体管的2个漏极输出，分 别用2个总线共同连接，通过2个接点凸台304a作媒介,被用接合线306与 引线框L2连接。
另外，Pch功率晶体管Q3的漏极侧(Q3A—D、 Q3B—D)分别用2个 总线与Nch功率晶体管Q4的漏极侧(Q4A一D、 Q4B一D)连接，2个总线 各具有一个接点凸台304a。就是说，Pch功率晶体管的2个漏极输出，分 别用2个总线共同连接，通过2个接点凸台304a作媒介,被用接合线306与
引线框L3连接。
另一方面，作为和图11 (a)的结构不同的结构的例子，在图11 (b) 中，表示出使用图10 (a)及(b)所示的功率晶体管的等值电气电路，将
多个功率晶体管作为输出电路构成时的等值电气电路。
如图11 (b)所示，Nch功率晶体管Ql的漏极侧(Q1A一D、 Q1B_D) 被用总线共同连接，通过1个接点凸台304a作媒齐,被用接合线306与引线 框L1连接。同样，Nch功率晶体管Q3的漏极侧(Q3A—D、 Q3B—D)被用 总线共同连接，通过1个接点凸台304a作媒介，被用接合线306与引线框 Ll连接。
另夕卜，Nch功率晶体管Q2的源极侧(Q2A一S、 Q2B_S)被用总线共同 连接，通过1个接点凸台304a作媒介,被用接合线306与引线框L4连接。 同样，Nch功率晶体管Q4的源极侧(Q4A—S、 Q4B—S)被用总线共同连接， 通过1个接点凸台304a作媒介,被用接合线306与引线框L4连接。
另夕卜，Nch功率晶体管Ql的源极侧(Q1A—S、 Q1B—S)，分别用2个 总线与Nch功率晶体管Q2的漏极侧(Q2A—D、 Q2B—D)连接，2个总线 各具有一个接点凸台304a。就是说，Nch功率晶体管的2个源极输出，和 Nch功率晶体管的2个漏极输出，分别用2个总线共同连接，通过2个接 点凸台304a作媒介，被用接合线306与引线框L2连接。
另外，Nch功率晶体管Q3的源极侧(Q3A—S、 Q3B—S)，分别用2个 总线与Nch功率晶体管Q4的漏极侧(Q4A—D、 Q4B_D)连接，2个总线 各具有一个接点凸台304a。就是说，Nch功率晶体管的2个源极输出，和 Nch功率晶体管的2个漏极输出，分别用2个总线共同连接，通过2个接 点凸台304a作媒介,被用接合线306与引线框L3连接。
进而，图12表示出将上述图11 (a)或(b)所示的简化等值电气电路 作为等值IC芯片100的一部分的简化平面图。此外，以下讲述根据图11 (a)的简化等值电气电路图构成了图12的简化平面图。
如图12所示，假设在等值IC芯片IOO的拐角部(角部)，配置4个功 率晶体管Q1、 Q2、 Q3、 Q4， 4个功率晶体管Q1 Q4的有源区域被虚线 包围。
Pch功率晶体管Ql之上的片状金属层，构成一个连接所有的源电极的
宽度大的总线180，在该总线180的正上方配置的接点凸台304 a，通过接 合线306作媒介，与引线框组的拐角部——配置在纵轴上的引线框L1连接。
Nch功率晶体管Q2之上的片状金属层，构成一个连接所有的源电极的 宽度大的总线183，在该总线183的正上方配置的接点凸台304 a，通过接 合线306作媒介，与引线框组的拐角部——配置在横轴上的引线框L4连接。
另外，Pch功率晶体管Ql的漏极侧(Q1A—D、 Q1B—D)分别用由2 个片状金属层构成的总线181、182与Nch功率晶体管Q2的漏极侧(Q2A—D、 Q2B一D)连接。就是说，Pch功率晶体管Ql的2个漏极输出，和Nch功率 晶体管Q2的2个漏极输出，分别用2个由片状金属层构成的总线181、 182 共同连接，分别在总线181、 182的正上方配置的1个接点凸台304 a，通 过接合线306作媒介，与引线框组的拐角部——配置在纵轴上的引线框L2 连接。
Pch功率晶体管Q3之上的片状金属层，构成一个连接所有的源电极的 宽度大的总线184，在该总线184的正上方配置的接点凸台304 a，通过接 合线306作媒介，与引线框307的拐角部——配置在纵轴上的引线框L1连接。
Nch功率晶体管Q4之上的片状金属层，构成一个连接所有的源电极的 宽度大的总线187，在该总线187的正上方配置的接点凸台304 a，通过接 合线306作媒介，与引线框307的拐角部——配置在横轴上的引线框L4连 接。
另外，Pch功率晶体管Q3的漏极侧(Q3A—D、 Q3B_D)分别用由2 个片状金属层构成的总线185、186与Nch功率晶体管Q4的漏极侧(Q4A—D、 Q4B_D)连接。就是说，Pch功率晶体管Q3的2个漏极输出，和Nch功率 晶体管Q4的2个漏极输出，分别用2个由片状金属层构成的总线185、 186 共同连接，分别在总线181、 182的正上方配置的1个接点凸台304 a，通 过接合线306作媒介，与引线框307的拐角部——配置在横轴上的引线框 L3连接。
这样，因为将流入各功率晶体管的电流线路分开，按照电路形式，将 多个功率晶体管配置在集成电路芯片的拐角部，所以在引线接合法中，能
够利用配置在封装的纵轴、横轴上的封装的引出线的两轴。这样，能够增 加集成电路芯片的布局的自由度，有利于芯片尺寸的最小化，能够按照电 路形式配置功率晶体管，使多个功率晶体管的各总线上配置的接点凸台和 引线框的位置关系适当，能够縮短接点凸台和封装的引出线的实质性的距 离，能够通过多个接点凸台作媒介，实现向引线框的各端子迸行多个引线 接合。另外，因为能够缩短接合线长度，所以还能够减少功率晶体管的电 阻成分之一——接合线的电阻成分。
采用这种集成电路芯片的功率晶体管的布局后，能够明确流入各功率 晶体管的电流线路，能够在功率晶体管正上方配置电力供给接点凸台，能 够节约贵重的硅资产。
另外，不应该认为本发明局限于上述各实施方式的讲述。对于例示的 实施方式进行的各种修正及组合，和本发明的其它实施方式一样，都是可 能的，参照本说明后，业内人士对此是心知肚明的。作为一个例子，本发 明一般包括下述半导体集成电路，该半导体集成电路包含位于有源部件之 上的接点凸台，这些凸台的位置被选择成能够向凸台下的有源部件提供电 力的控制和分配。另外，作为别的例子，本发明还包括半导体ic，该半导 体IC包含位于有源部件之上的接点凸台，这些凸台被配置成使选择的1个 凸台和与应该提供电力的1个凸台或多个凸台对应的有源部件之间的电力 分配的距离最小化。这样，添附的《权利要求书》可以完全包含这种修正 及实施方式。
本发明涉及半导体集成电路及其制作方法，充分利用器件正上方的凸 台技术，在有源电路区域部分的正上方实施引线接合法的功率集成电路上 下功夫，从而在电源、电动机驱动器或音频放大器等骨干的半导体电子部 件的性能上，同时实现降低耗电量和提高可靠性。这样，因为本发明在制 造中能够有效利用现有设备，所以容易用低成本付诸实施，对于低价格、 高品位而且高性能的功率集成电路而言，非常有用。
权利要求
1、一种半导体集成电路，其特征在于，具备功率晶体管，该功率晶体管形成在半导体基板上，并且被集成化；层间绝缘膜，该层间绝缘膜形成在所述功率晶体管上；至少一个以上的第1金属图案，这些第1金属图案由在所述层间绝缘膜中的所述功率晶体管的正上方形成的第1金属层构成，并作为所述功率晶体管的第1电极发挥作用；至少一个以上的第2金属图案，这些第2金属图案由所述第1金属层构成，并作为所述功率晶体管的第2电极发挥作用；至少一个以上的第1总线，这些第1总线由在所述层间绝缘膜中的所述第1金属层的正上方形成的第2金属层构成，并与至少一个以上的所述第1金属图案中的对应的第1金属图案电连接；单一的第2总线，该第2总线由所述第2金属层构成，并与所述至少一个以上的第2金属图案电连接；以及接点凸台，该接点凸台在所述至少一个以上的第1总线的每一个上和所述单一的第2总线上，各设置一个。
2、 如权利要求1所述的半导体集成电路，其特征在于在所述单一 的第2总线上，设置至少一个以上的接点凸台。
3、 如权利要求1或2所述的半导体集成电路，其特征在于所述功 率晶体管，在该半导体集成电路芯片的拐角部设置多个；配置在所述至少一个以上的功率晶体管正上方的接点凸台的每一个， 通过连接部件，与对应的引线框连接。
4、 如权利要求1或2所述的半导体集成电路，其特征在于所述至少一个以上的第1总线的每一个，具有互不相同的表面积。
5、 如权利要求1或2所述的半导体集成电路，其特征在于所述至少一个以上的第1总线的每一个，具有互相相同的表面积。
6、 如权利要求1或2所述的半导体集成电路，其特征在于所述功率晶体管，被分离层分割成多个，并与所述至少一个以上的第1总线的每一个对应。
7、 如权利要求1或2所述的半导体集成电路，其特征在于所述功 率晶体管的尺寸，在平面图上看，具有所述接点凸台的每一个的尺寸以上 的大小。
8、 如权利要求7所述的半导体集成电路，其特征在于所述接点凸 台的每一个，在平面图上看，被包含在形成有所述功率晶体管的区域内。
9、 如权利要求7所述的半导体集成电路，其特征在于各所述接点 凸台中，在平面图上看，有的所述接点凸台的一部分从形成有所述功率晶 体管的区域内露出。
10、 如权利要求7所述的半导体集成电路，其特征在于各所述接点 凸台中，在平面图上看，有的所述接点凸台的全部从形成有所述功率晶体 管的区域内露出。
11、 一种半导体集成电路的制造方法，其特征在于，具备 在半导体基板上，形成集成化的功率晶体管的工序； 在所述功率晶体管上，形成第1层间绝缘膜的工序；在所述功率晶体管的正上方，隔着所述第1层间绝缘膜，堆积第1金 属层后，对该第1金属层布图，从而形成作为所述功率晶体管的第1电极发挥作用的至少一个以上的第1金属图案及作为所述功率晶体管的第2电 极发挥作用的至少一个以上的第2金属图案的工序；在所述第l层间绝缘膜上，形成第2层间绝缘膜，覆盖所述至少一个以上的第1金属图案及所述至少一个以上的第2金属图案的工序；在所述第1金属层的正上方，隔着所述第2层间绝缘膜，堆积第2金 属层后，对该第2金属层布图，从而形成与所述至少一个以上的第1金属 图案中对应的第1金属图案电连接的至少一个以上的第1总线及与所述至 少一个以上的第2金属图案电连接的单一的第2总线的工序；在所述第2层间绝缘膜上，形成第3层间绝缘膜，覆盖所述至少一个以上的第1总线及和所述单一的第2总线的工序;'在所述第3层间绝缘膜上，形成至少一个以上的开口部，以便露出所 述至少一个以上的第1总线的每一个和所述单一的第2总线，而且在所述 至少一个以上的第1总线的每一个和所述单一的第2总线上各设置一个的工序；在从所述至少一个以上的开口部的每一个中露出的所述至少一个以上的第1总线的每一个和所述单一的第2总线上，设置接点凸台的工序； 以及将至少一个连接部件安装到所述接点凸台上的工序。
12、如权利要求ll所述的半导体集成电路的制作方法，其特征在于形成所述至少一个以上的开口部的工序，在所述第3层间绝缘膜上，在所述单一的第2总线上，设置多个。
全文摘要
半导体集成电路，具备在半导体基板(100)上形成的功率晶体管(100A)；形成在功率晶体管(100A)的正上方，作为功率晶体管(100A)的第1电极和第2电极发挥作用的多个第1金属图案及多个第2金属图案；和与多个第1金属图案中对应的第1金属图案电连接的多个第1总线(130、131)；和与多个第2金属图案电连接的单一的第2总线(150)；在多个第1总线(130、131)及单一的第2总线(150)上，各设置一个接点凸台(304)。提供在明确流入各功率晶体管的电流路线的同时，实现流入各功率晶体管的电流的最佳化，从而减少对功率晶体管的损伤或应力，并且使可靠性优异的半导体集成电路。
文档编号H01L27/04GK101192608SQ20071019332
公开日2008年6月4日 申请日期2007年12月3日 优先权日2006年12月1日
发明者山本泰永, 深水新吾, 锅岛有 申请人:松下电器产业株式会社