专利名称：半导体器件及其制造方法和sram单元的制作方法
技术领域：
本发明涉及半导体器件、所述半导体器件的制造方法以及SRAM (静 态随机存取存储器)单元。
背景技术：
近年来，半导体器件得到了广泛的研发。例如，非常需要在MPU(微 处理单元)中集成的超高速缓冲存储器(cash memory)中实现高密度存 储区域。
根据不同的观点己经研发了 SRAM单元的结构(参见在日本未审专 利申请公开No. 2002-198523、 NO. 10-214967、 No. 2000-223713和No. 2005-72577)。
为了使诸如SRAM单元之类的功能元件最小化，需要实现高密度存 储区域。关于这一点，存在经由公共触点将第一晶体管的栅极与第二晶 体管的扩散区相连的技术。注意通过在其中形成第一晶体管的栅极和 第二晶体管的扩散区的区域上设置孔(公共孔)、用导电材料填充所述孔、 以及经由在所述孔中填充的导电材料连接第一晶体管的栅极和第二晶体 管的扩散区来实现所述公共触点。
然而，如果设置公共触电，可能发生所谓的触点泄漏。以下参考图 7解释这一点。
图7示出了其中在第一和第二晶体管中形成公共触点的那部分的截 面结构。
如图7所示，半导体器件500包括半导体衬底520上的栅极氧化膜 501、栅极电极502、侧壁层504a和504b、以及硅化物层505。在半导 体衬底520的主平面中形成LDD (轻掺杂漏极)区507、扩散区508和 STI (浅沟隔离)区509。栅极结构503包括栅极氧化物膜501和栅极电
极502。
当孔TH形成于绝缘膜510中时，侧壁层504a如图7示意性示出的 那样从虚线至实线厚度减小。如果侧壁层504a的厚度减少量超过了预定 值，可能会暴露出半导体衬底520的主平面，并且可以在半导体衬底520 的主平面上形成凹入部分511。在这种情况下，布线层(柱塞)506与半 导体衬底520的阱区相连。那么电流从布线层506泄漏到半导体衬底的 阱区520中。
由于在形成所述孔时侧壁层厚度减小，电流可以在其中形成公共触 点的那部分处从布线层泄漏到半导体衬底的阱区中。
发明内容
在一个实施例中，SRAM单元包括半导体衬底；在半导体衬底的主 平面中形成的第一晶体管;在半导体衬底的主平面中形成的第二晶体管； 以及第一布线层，在第一孔内将第一晶体管的栅极电极与第二晶体管的 扩散区相连，并且所述第一布线层在第一孔内形成为与半导体衬底的主 平面间隔开。
在另一个实施例中，半导体器件包括在半导体衬底中形成的第一 晶体管的栅极电极；在半导体衬底中形成的第二晶体管的扩散区；在扩 散区上形成的间隔层；在栅极电极的第一侧平面上形成的第一侧壁层； 在第一侧壁层和间隔层之间形成的第二侧壁层；具有在间隔层和栅极电 极上设置的公共孔的层间绝缘膜；以及在公共孔内形成的柱塞，其中所 述第二侧壁层防止柱塞接触衬底。
在另一个实施例中，半导体器件的制造方法包括在半导体衬底中 形成第一晶体管的栅极电极;在半导体衬底中形成第二晶体管的扩散区； 在扩散区上形成间隔层；在栅极电极的第一侧平面上形成第一侧壁层； 在第一侧壁层和间隔层之间形成第二侧壁层；在半导体衬底上形成层间 绝缘膜；在层间绝缘膜中形成公共孔，所述公共孔设置在间隔层和栅极 电极上；以及在公共孔内形成柱塞，所述柱塞通过第二侧壁层与半导体 衬底间隔开。
本发明抑制了在形成公共触点的区域，电流从布线层(柱塞)泄漏到半导体衬底的阱区。
结合附图从以下对特定优选实施例的描述，本发明的以上和其他目 的、优势和特征将更加明白，其中-
图1是SRAM单元10的示意性电路图2是SRAM单元10的示意性布局图3是示出了半导体器件20 (SRAM单元10)的截面结构的示意图4A至图4F是示出了半导体器件20的制造步骤的示意图5是示出了半导体器件50的截面结构的示意图6A至图6F是示出了半导体器件50的制造步骤的示意图；以及
图7是示出了相关半导体器件500的截面结构的示意图。
具体实施例方式
现在参考说明性实施例描述本发明。本领域的普通技术人员应该理 解，可以利用本发明的教导实现许多替换实施例，并且本发明不局限于 为了示范性目的所示的实施例。
下面参考附图解释本发明的实施例。注意为了清楚起见简化了这 些实施例。因此，不希望基于附图使该发明的范围变窄。附图仅提供用 于解释，并且没有按比例绘制。相同的部件用相同的参考符号表示，并 且省略了重复的解释。
第一实施例
参考图1解释SRAM单元(存储器单元)IO的电路结构。 如图1所示，将负载晶体管Tr 1和驱动晶体管Tr3串联连接在电源电 势VDD和地电势VSS之间。负载晶体管Trl和驱动晶体管Tr3的栅极与负载 晶体管Tr2和驱动晶体管Tr4之间的节点相连，并且还与传输晶体管Tr6 相连。传输晶体管Tr6与负载晶体管Tr2和驱动晶体管Tr4之间的节点相 连，并且还与位线BL相连。传输晶体管Tr6的栅极与字线WL相连。
负载晶体管Tr2和驱动晶体管Tr4串联连接在电源电势VDD和地电势 VSS之间，并且与上述负载晶体管Trl和驱动晶体管Tr3形成配对。负载晶 体管Tr2和驱动晶体管Tr4的栅极与负载晶体管Trl和驱动晶体管Tr3之间 的节点相连，并且还与传输晶体管Tr5相连。传输晶体管Tr5与负载晶体 管Trl和驱动晶体管Tr3之间的节点相连。传输晶体管Tr5还与位线BL相 连。传输晶体管Tr5的栅极与字线WL相连。
如图1所示，第一存储器节点(交叉节点连接)ll包括布线区，从 晶体管Trl和Tr3的栅极延伸至晶体管Tr2和Tr4的漏极，还延伸至晶体管 Tr6的源极。另一方面，与第一存储器节点ll形成配对的第二存储器节点 (交叉节点连接)12包括布线区，从晶体管Tr2和Tr4的栅极延伸至晶体 管Trl和Tr3的漏极，还延伸至晶体管Tr5的源极。注意，将这些第一和第 二存储器节点11和12设定为电源电势VDD或地电势VSS的电势。这些第一 和第二存储器节点11和12的电势电平根据所存储的信号变化。
注意将由晶体管Trl、 Tr3、 Tr2和Tr4组成的触发器(Flip-Flop) 电路包括在SRAM单元10中。通过向触发器电路添加晶体管Tr5和Tr6来形 成SRAM单元IO。
图2示出了根据该实施例的SRAM单元10的布局。如图2所示，SRAM单 元10使用公共栅极电极Gl作为晶体管Trl和Tr3的栅极电极中的每一个栅 极电极。使用公共栅极电极G2作为晶体管Tr2和Tr4的栅极电极中的每一 个栅极电极。栅极电极Gl延伸至晶体管Tr2的漏极区域上的区域。按照相 同的方式，栅极电极G2延伸至晶体管Trl的漏极区域上的区域。
在该实施例中，两个公共触点形成于SRAM单元10中。公共触点CC1 将晶体管Trl和Tr3的栅极电极与晶体管Tr2的漏极区域(扩散区)相连。 公共触点CC2将晶体管Tr2和T.r4的栅极电极与晶体管Trl的漏极区域(扩 散区)相连。
注意晶体管Trl的源极区经由触点Cl与电源电势VDD相连。晶体管 Tr2的源极区经由触点C2与电源电势VDD相连。晶体管Tr3的源极区经由触 点C3与地电势VSS相连。晶体管Tr4的源极区经由触点C4与地电势VSS相 连。晶体管Tr5的栅极电极G3经由触点C5与字线WL相连。晶体管Tr5的漏 极区经由触点C6与位线BL相连。晶体管Tr5的源极区经由触点C7与上述公 共触点CC2相连。注意晶体管Tr3的漏极区和晶体管Tr5的源极区在公共 扩散区中相连。因此，Tr3的漏极区还经由触点C7与上述公共触点CC2相 连。触点C7和公共触点CC2在上部布线层(未示出)中相连。
晶体管Tr6的栅极电极G4经由触点C8与字线WL相连。晶体管Tr6的漏 极区经由触点C9与位线BL相连。晶体管Tr6的源极区经由触点C10与上述 公共触点CC1相连。注意晶体管Ti"6的源极区和晶体管Tr4的漏极区形成 于公共扩散区中。因此，晶体管Tr4的漏极区还经由触点C10与上述公共 触点CC1相连。触点C10和公共触点CC1在上部布线层(未示出)中相连。
图1的第一存储器节点11包括栅极电极G1、公共触点CCI和触点CIO。 图1的第二存储器节点12包括栅极电极G2、公共触点CC2和触点C7。
图3示出了沿图2的线a1-bl得到的那部分SRAM单元10的截面结构的 视图。注意沿线a2-b2得到的那部分SRAM单元10的截面结构与图3中所
示结构相同。因此，省略了重复的解释。
如图3所示，半导体器件20 (SRAM单元IO)包括半导体衬底21、栅 极氧化物膜22、栅极电极23、侧壁层(第一侧壁层)25a和25b、侧壁层 (第二侧壁层)26a和26b、硅化物层27a和27b、布线层(柱塞)28、间 隔层29和绝缘膜(层间绝缘膜)33。布线层28形成于孔TH中。LDD (轻掺 杂漏极)区30、扩散区31和STI (浅沟隔离)区32形成于半导体衬底21 中。
栅极结构24由栅极氧化物膜22和栅极电极23组成。该栅极结构24形 成于半导体衬底21的主平面21a上。栅极结构24形成于在半导体衬底21 的主平面21a中形成的LDD区30和STI区32之间。例如，栅极氧化物膜22 由氧化硅(Si02)或氮化硅(SiN2)等组成。该栅极电极23由多晶硅组成。
侧壁层25a形成于栅极结构24的LDD区30—侧的侧平面(第一侧平 面)上。侧壁层26a也形成于栅极结构24的LDD区30—侧的侧平面上。侧 壁层26a形成于侧壁层25a上。换句话说，包括两层的侧壁层形成于栅极 结构24的第一侧壁上。注意如下文解释的那样，在形成间隔层29之后，
侧壁26a形成于侧壁层25a上。
侧壁层25b形成于栅极结构24的STI区32—侧的侧表面(第二侧表 面)上。侧壁层26b也形成于栅极结构24的STI区32—侧的侧表面上。侧 壁层26b形成于侧壁层25b上。换句话说，包括两层的侧壁层25b和26b的 侧壁层形成于栅极结构24的第二侧壁上。
形成侧壁层25a和25b以机械地支撑栅极电极23。形成侧壁层26a和 26b以便机械地支撑栅极电极23。例如，侧壁层25a、 25b、 26a和26b由氧 化硅(Si02)或氮化硅(SiN2)组成。
侧壁层26a的厚度(沿半导体衬底21的主平面21a延伸的方向的厚 度)比侧壁层26b的厚度薄。这是因为当通过化学或物理刻蚀在绝缘膜33 中形成孔TH时刻蚀了侧壁26a。
间隔层29形成于半导体衬底21的主平面21a上。间隔层29形成于在 半导体衬底21的主平面21a形成的LDD区30 (扩散区31)上。
间隔层29通过外延生长形成。在该外延生长中，按照液相或气相将 硅(Si)生长到半导体衬底21的主平面21a上。此时，将间隔层29形成为 具有面对栅极结构24的斜面部分(斜面)29a。注意如下所述，将诸如 硼(B)之类的杂质注入到间隔层29中。
通过所谓的自对准硅化(salicide)步骤将硅化物层(触点层)27a 形成于栅极电极23上。按照相同的方式，通过自对准硅化步骤将硅化物 层(触点层)27b形成于间隔层29上。注意，在自对准硅化步骤中通过使 金属与硅反应来形成硅化物层27a和27b。可以通过硅化物层27a获得布线 层28和栅极电极23之间足够的电学接触。硅化物层27a确保了布线层28 和栅极电极23之间的电学接触。硅化物层27b确保了布线层28和间隔层29
之间的电学接触。
绝缘膜33是在半导体衬底21的主平面21a上形成的层间绝缘膜。绝 缘膜33形成于栅极结构24、侧壁层25a和26b、和间隔层29上。绝缘膜33 形成于硅化物层27a和27b上。通过去除栅极结构24、侧壁层25a和26a、 间隔层29和硅化物层27a和27b上的一部分绝缘膜33 (未示出)来形成孔 TH。例如，绝缘膜33由氧化硅(Si02)组成。
通过填充导电材料(优选地是金属(铝Al))或多晶硅来形成布线 层28。布线层28形成于栅极结构24、侧壁层25a和26a以及间隔层29上。 布线层28还形成于硅化物层27a和27b上。通过诸如溅射之类的普通半导 体工艺技术在孔TH中填充导电材料来形成布线层28。在该实施例中，布 线层28形成于间隔层29和侧壁层26a之间。
在该实施例中，栅极氧化物膜22 (栅极结构24)、侧壁层25a、侧壁 层26a和隔层29其间实质上没有间隔地形成于半导体衬底21的主平面21a 上。换句话说，将布线层28形成为与半导体衬底21的主平面21a隔开。
这是因为当在半导体衬底21的主平面21a上形成的绝缘膜33中形成 孔TH，并且侧壁层26a的厚度如图3示意性示出的那样从虚线到实线减少 时，即使暴露出间隔层29的斜面部分29a，也不会暴露半导体衬底21的主 平面21a。
因此，抑制了半导体衬底21的主平面21a暴露以及在半导体衬底21 的主平面21a形成凹入部分。结果，抑制了从布线层28到半导体衬底21 的阱区的电流泄漏。
注意，在该实施例中，在孔TH中，布线层28与绝缘膜33、硅化物层 27a和27b、间隔层29、以及侧壁层26a接触。布线层28可以根据侧壁层26a 厚度的减少量来与侧壁层25a接触。然而，通过在半导体衬底21的主平面 21a上形成的间隔层29抑制了布线层28与LDD区30接触。
在通过间隔层29的斜面部分29a和第二侧壁层26a限定的凹入部分 内形成布线层28。通过间隔层29的斜面部分29a和第二侧壁层26a限定的 凹入部分与半导体衬底21的主平面21a间隔开。
侧壁层25a上的侧壁层26a与半导体衬底21的主平面21a和间隔层29 接触。
接下来，参考图4A至图4F解释半导体器件20的制造步骤。 如图4A所示，基于普通的半导体工艺技术将LDD区30和STI区32的每 一个均形成于半导体衬底21的主平面21a上。按照相同的方式，将栅极氧 化物膜22形成于半导体衬底21的主平面21a上以及将栅极电极23形成于 栅极氧化物膜22上。然后，抗蚀剂层40形成于栅极电极23上。栅极结构
24形成于在半导体衬底21的主平面21a上形成的LDD区30和STI区32之间。 接下来如图4B所示，侧壁层25a形成于栅极结构24的LDD区30—侧处 的侧平面上，并且侧壁层25b形成于栅极结构24的STI区32—侧处的侧表 面上。
接下来如图4C所示，通过硅的外延生长，间隔层29形成于半导体衬 底21的主平面21a上。
接下来如图4D所示，侧壁层26a形成于栅极结构24的LDD区30—侧处 的侧平面上，并且侧壁层26b形成于栅极结构24的STI区32—侧处的侧平 面上。侧壁层26a形成于侧壁层25a上。侧壁层26b形成于侧壁层25b上。 在形成侧壁层26a和26b之后去除抗蚀剂层40。
接下来如图4E所示，通过选择性扩散杂质形成扩散区31。然后执行 自对准硅化步骤。g卩，硅化物层27a形成于栅极电极23的顶表面上，以及 硅化物层27b形成于间隔层29上。注意通过杂质热扩散将杂质注入到间 隔层29中。
接下来如图4F所示，绝缘膜33形成于半导体衬底21的主平面21a上。 部分地去除绝缘膜33以形成孔TH，并且然后在孔TH内形成布线层28。
在该实施例中，与其中在半导体衬底21的主平面21a上形成栅极氧 化物膜22 (栅极结构24)、侧壁层25a、侧壁层26a和隔层29的区域对应地 形成孔TH，其间实质上没有间隔。通过在孔TH内填充导电材料在孔TH内 形成布线层28。因此，抑制了布线层28直接与半导体衬底21接触。换句 话说，将布线层28形成为与半导体衬底的主平面21a间隔开。
这是因为当在绝缘膜33中形成孔TH，并且侧壁层26a的厚度如图3示 意性示出的那样从虚线到实线减少时，即使暴露出间隔层29的斜面部分 29a，也不会暴露半导体衬底21的主平面21a。
因此，抑制了半导体衬底21的主平面21a暴露以及在半导体衬底21 的主平面21a上形成凹入部分。结果，抑制了从布线层28到半导体衬底21 的阱区的电流泄漏。
第二实施例
接下来参考图5和图6解释第二实施例。图5示出了根据第二实施例 的半导体器件50的示意性截面结构图。注意半导体器件50与第一实施 例的半导体器件20相对应。
如图5所示，侧壁层26a形成于在间隔层29上形成的硅化物层27b上。 这是因为在根据第二实施例的该半导体器件50中，在形成硅化物层27b 之后再形成侧壁层26a和26b。
注意在该实施例中也可以实现如第一实施例所解释的相同效果。
在该实施例中，栅极氧化物膜22 (栅极结构24)、侧壁层25a、侧壁 层26a、硅化物层27b和间隔层29实质上其间无间隔地形成于半导体衬底 21的主平面21a上。换句话说，将布线层28形成为与半导体衬底21的主平 面21a间隔开。这抑制了布线层28与半导体衬底21的主平面21a接触。
这是因为当在绝缘膜33中形成孔TH，并且侧壁层26a的厚度如图5示 意性示出的那样从虚线到实线减少时，即使暴露出在间隔层29上形成的 硅化物层27b,也不会暴露半导体衬底21的主平面21a。
因此，抑制了半导体衬底21的主平面21a暴露以及在半导体衬底21
的主平面21a形成凹入部分。结果，抑制了从布线层28到半导体衬底21
的阱区的电流泄漏。
同样与第一实施例相比，侧壁层26a与半导体衬底21的主平面21a间
隔开与硅化物层27b的厚度相对应的距离。因此，更有效地抑制了从布线 层28到半导体衬底21的阱区的电流泄漏。
注意布线层28与绝缘膜33、硅化物层27a和27b、以及侧壁层26a 接触。布线层28可以根据侧壁层26a厚度减小的量与侧壁层25a接触。然 而，通过在间隔层29和侧壁层25a之间形成侧壁层26a抑制了布线层28与 LDD区30接触。
在通过间隔层29的斜面部分29a和第二侧壁层26a限定的凹入部分 内形成布线层28。通过间隔层29的斜面部分29a和第二侧壁层26a限定的 凹入部分与半导体衬底21的主平面21a间隔开。
注意同样在通过在间隔层29的斜面部分29a上形成的硅化物层27b 和和第二侧壁层26a限定的凹入部分内形成布线层28。
在侧壁层25a上形成的侧壁层26a与硅化物层27b和半导体衬底21的 主平面21a接触。
在下文中参考图4至图6F解释半导体器件50的制造步骤。如上所述， 在形成硅化物层27b之后形成侧壁层26a和26b。
如图6A所示，基于普通的半导体工艺技术将LDD区30和STI区32的每 一个均形成于半导体衬底21的主平面21a上。按照相同的方式，将栅极氧 化物膜22形成于半导体衬底21的主平面21a上，以及将栅极电极23形成于 栅极氧化物膜22上。然后，抗蚀剂层40形成于栅极电极23上。栅极电极 24形成于在半导体衬底21的主平面21a上形成的LDD区30和STI区32之间。
接下来如图6B所示，侧壁层25a形成于栅极结构24的LDD区30—侧处 的侧平面上，并且侧壁层25b形成于栅极结构24的STI区32—侧处的侧表 面上。
接下来如图6C所示，通过硅的外延生长，间隔层29形成于半导体衬 底21的主平面21a上。
接下来如图6D所示，通过选择性热扩散杂质形成扩散区31。然后去 除抗蚀剂层40并且执行自对准硅化步骤。即，硅化物层27形成于栅极电 极23的顶表面上，以及硅化物层27b形成于间隔层29上。
接下来如图6E所示，侧壁层26a形成于栅极结构24的LDD区30—侧处 的侧平面上，并且侧壁层26b形成于栅极结构24的STI区32—侧处的侧表 面上。侧壁层26a形成于侧壁层25a上。侧壁层26b形成于侧壁层25b上。 在形成侧壁层26a和26b之后去除抗蚀剂层40。
接下来如图6F所示，绝缘膜33形成于半导体衬底21的主平面21a上。 部分地去除绝缘膜33以形成孔TH，并且然后在孔TH内形成布线层28。
在该实施例中，与其中在半导体衬底21的主平面21a上形成栅极氧 化物膜22 (栅极结构24)、侧壁层25a、侧壁层26a、硅化物层27b和隔层 29的区域相对应地形成孔TH，其间实质上没有间隔。通过在孔TH内填充 导电材料，在孔TH内形成布线层28。
因此，抑制了布线层28直接与半导体衬底21接触。换句话说，将布 线层28形成为与半导体衬底21的主平面21a间隔开。这是因为当在绝缘膜
33中形成孔TH，并且侧壁层26a的厚度如图5示意性示出的那样从虚线到 实线减少时，即使暴露出间隔层29上形成的硅化物层27b,也不会暴露半 导体衬底21的主平面21a。
因此，抑制了半导体衬底21的主平面21a暴露以及在半导体衬底21 的主平面21a上形成凹入部分。结果，抑制了从布线层28到半导体衬底21
的阱区的电流泄漏。
与第一实施例相比，侧壁层26a与半导体衬底21的主平面21a间隔开 与硅化物层27b的厚度相对应的距离。因此，在根据该实施例的半导体器 件50中，更有效地抑制了从布线层28到半导体衬底21的阱区的电流泄漏。
显然本发明不局限于以上实施例，而是可以在不脱离本发明范围和 精神的情况下进行修改和变化。本发明不局限于SRAM单元。可以将具有 公共触点的本发明应用于诸如触发器电路等其他用途中。SRAM可以包含4 个晶体管，并且不局限于包括如所解释的6个晶体管。制造方法不局限于 上述方式。可以通过堆积多个层来形成侧壁层。
权利要求
1.一种SRAM单元，包括半导体衬底；在半导体衬底的主平面中形成的第一晶体管；在半导体衬底的主平面中形成的第二晶体管；以及第一布线层，在第一孔内，将第一晶体管的栅极电极与第二晶体管的扩散区相连，并且在第一孔内，所述第一布线层形成为与半导体衬底的主平面间隔开。
2. 根据权利要求1所述的SRAM单元，还包括在第一晶体管的栅极结构的扩散区一侧处的第一侧平面上形成的 第一侧壁层；以及在第二晶体管的扩散区上形成的间隔层，其中在第一孔内，将第一晶体管的栅极结构、第一侧壁层和间隔层形成 于半导体衬底的主平面上，第一晶体管的栅极结构、第一侧壁层和间隔 层之间实质上没有间隔。
3. 根据权利要求1所述的SRAM单元，还包括在第一晶体管的栅极结构的扩散区一侧处的第一侧平面上形成的 第一侧壁层；在第二晶体管的扩散区上形成的间隔层；以及 在间隔层上形成的触点层，其中在第一孔内，将第一晶体管的栅极结构、第一侧壁层、间隔层和触 点层形成于半导体衬底的主平面上，第一晶体管的栅极结构、第一侧壁 层、间隔层和触点层之间实质上没有间隔。
4. 根据权利要求1所述的SRAM单元，其中通过在第一孔中填充导 电材料形成第一布线层，通过去除在半导体衬底的主平面上形成的一部 分层间绝缘膜来形成所述第一孔。
5. 根据权利要求2所述的SRAM单元，其中将一部分第一布线层插入到间隔层和第一侧壁层之间。
6. 根据权利要求5所述的SRAM单元，其中第一侧壁层包括两个或 更多层。
7. 根据权利要求1所述的SRAM单元，还包括在栅极结构的第二 侧平面上形成的第二侧壁层，所述第二侧平面与所述第一侧平面相对。
8. 根据权利要求7所述的SRAM单元，其中通过在半导体衬底的主 平面上形成的层间绝缘膜来覆盖第二侧壁层。
9. 根据权利要求7所述的SMM单元，其中沿半导体衬底的主平面 延伸的方向，第一侧壁层比第二侧壁层薄。
10. 根据权利要求1所述的SRAM单元，还包括第二布线层，在第二孔内将第二晶体管的栅极电极与第一晶体管的 扩散区相连，并且与半导体衬底的主平面间隔开。
11. 一种半导体器件，包括-在半导体衬底中形成的第一晶体管的栅极电极；在半导体衬底中形成的第二晶体管的扩散区；在扩散区上形成的间隔层；在栅极电极的第一侧平面上形成的第一侧壁层；在第一侧壁层和间隔层之间形成的第二侧壁层；具有在间隔层和栅极电极上设置的公共孔的层间绝缘膜；以及在公共孔内形成的柱塞，其中所述第二侧壁层防止柱塞接触衬底。
12. 根据权利要求ll所述的半导体器件，其中 第二侧壁层与第一侧壁层和间隔层接触。
13. 根据权利要求12所述的半导体器件，其中在由间隔层的斜面和第二侧壁层限定的凹入部分内形成一部分柱塞。
14. 根据权利要求11所述的半导体器件，还包括 在间隔层上形成的触点层；其中 第二侧壁层与第一侧壁层和触点层接触。
15. 根据权利要求14所述的半导体器件，其中在由间隔层的斜面上形成的触点层和侧壁层限定的凹入部分内形 成一部分柱塞。
16. 根据权利要求11所述的半导体器件，其中所述第一和第二晶 体管包括在触发器电路中。
17. 根据权利要求16所述的半导体器件，其中所述触发器电路包 括在SRAM单元中。
18. —种半导体器件的制造方法，包括 在半导体衬底中形成第一晶体管的栅极电极； 在半导体衬底中形成第二晶体管的扩散区； 在扩散区上形成间隔层； 在栅极电极的第一侧平面上形成第一侧壁层； 在第一侧壁层和间隔层之间形成第二侧壁层； 在半导体衬底上形成层间绝缘膜；在层间绝缘膜中形成公共孔，所述公共孔设置在间隔层和栅极电极 上；以及在公共孔中形成柱塞，所述柱塞通过第二侧壁层与半导体衬底间隔开。
19. 根据权利要求18所述的半导体器件的制造方法，其中 通过去除一部分层间绝缘膜来形成公共孔，并且所述公共孔形成于其中在半导体衬底的主平面上形成栅极电极、第一侧壁层、第二侧壁层 和间隔层的区域上，栅极电极、第一侧壁层、第二侧壁层和间隔层之间 实质上没有间隔。
20. 根据权利要求18所述的半导体器件的制造方法，还包括 在间隔层上形成触点层，其中通过去除一部分层间绝缘膜来形成公共孔，并且所述公共孔形成于 其中在半导体衬底的主平面上形成栅极电极、第一侧壁层、第二侧壁层、 触点层和间隔层的区域上，栅极电极、第一侧壁层、第二侧壁层、触点 层和间隔层之间实质上没有间隔。
全文摘要
一种SRAM单元，包括半导体衬底；在半导体衬底的主平面中形成的第一晶体管；在半导体衬底的主平面中形成的第二晶体管；以及第一布线层，在第一孔内将第一晶体管的栅极电极与第二晶体管的扩散区相连，并且所述第一布线层在第一孔内形成为与半导体衬底的主平面间隔开。
文档编号H01L27/11GK101197373SQ20071019611
公开日2008年6月11日 申请日期2007年11月28日 优先权日2006年12月8日
发明者皆川澄人 申请人:恩益禧电子股份有限公司