专利名称：用以保护一内部集成电路的半导体结构及其制造方法
技术领域：
本发明涉及一种半导体结构及其制造方法，且特别涉及一种用以保护一内部集成电路的硅控整流器(silicon controlled rectifier, SCR)静电放电 (electrostatic discharge, ESD)结构及其制造方法。
背景技术：
静电放电(electrostatic discharge, ESD)防护组件至今已广泛地应用在互 补式金-氧-半(CMOS)电路上，以防护静电放电所造成的内部集成电路损坏。请参照 图l，其绘示一种利用PN接面构成的传统ESD防护组件的剖面示意图。如图1所 示的ESD组件为一二极管，且二极管设置于焊垫(pad)与内部电路之间，以防止内 部电路因静电放电流经焊垫至内部电路所造成的损坏。因此，PN接面可以构成一 二极管，并且设置于焊垫与内部电路之间。以内部电路为例，内部电路可以是一超 大型集成(VLSI)电路，而PN接面则经常被当成一 ESD防护组件，且使用于CMOS 制程的集成电路(IC)中。如图l所示，其用以保护一内部集成电路的半导体结构包 括一 P型基板(掺杂P型离子的基板)100; — N型阱110形成在P型基板100之内； 一 P型掺杂区116位于N型阱110之内且电性连接于焊垫，以构成一 ESD防护组件 (即二极管112);以及一 N型掺杂区114位于N型阱110之内且电性连接于电压源 (Vcc)。此外，一P型掺杂区116位于P型基板100之内且电性连接于接地端。此 传统ESD防护组件通常设置于内部电路与焊垫之间，以保护一内部电路因静电放电 损伤所引起的毁坏。然而一般的ESD防护组件，因传导线的传播特性及组件的尺寸较大，使其不 适合应用在高电压CMOS制程。且电流流经ESD组件不一，亦会影响ESD组件的电 性，比如崩溃电压(breakdown voltage)。除此之外，在高电压CMOS制程中，二极 管ESD组件通常会附带一与内部电路共享的接地端。当高电压ESD组件承受达400 伏特的高电压，如果ESD组件的接地端与低电压(如5伏特)内部电路共享时，其内 部电路会因接地端未固定在O伏特，导致内部电路的电性受影响，尤其是当内部电路为一模拟式集成电路时。 发明内容本发明有关于一种半导体结构，用以保护一内部集成电路。其可配置于焊垫 的正下方，以减少芯片区域。且半导体结构包括两个接地端可独立地电性连接于不 同的电路。根据本发明，提出一种用以保护一内部集成电路的半导体结构，此半导体结 构至少包括 一基板；多个第一掺杂区形成在基板中且实质上位于一N型阱之内；多个第二掺杂区形成在基板中且位于一 P型阱之内，并且第二掺杂区与第一 掺杂区分隔；一 N型区形成在基板中且包围住N型阱与P型阱，其中在N型区内的第一和第二掺杂区与基板藉由N型区分隔；一焊垫形成在基板之上且电性连接于至少一第一掺杂区；以及 一第一接地端与一第二接地端分别位于与N型区的外侧和内侧相对应处，且 第二接地端电性连接于至少一第二掺杂区。根据本发明，提出一种用以保护一内部集成电路的半导体结构的制造方法，包括提供一基板；形成一N型区在该基板中；形成一 N型阱及一 P型阱，且形成该N型区的步骤在形成该N型阱及该P型阱的步骤前完成；形成多个第一掺杂区在该基板中且实质上位在该N型阱之内； 形成多个第二惨杂区在该基板中且位在该P型阱之内，且该些第二掺杂区与该些第一掺杂区分隔，并且藉由该N型区分隔开在该N型区内的该些第一和该些第二掺杂区与该基板；形成一焊垫在该基板上方，且电性连接该焊垫于至少一该些第一掺杂区；以及分别设置一第一接地端和一第二接地端于对应该N型区的外侧和内侧处，且 电性连接该第二接地端于至少一该些第二掺杂区。为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合附图， 作详细说明如下
图1绘示一种利用PN接面构成的传统ESD防护组件的剖面示意图；图2绘示依照本发明的第一实施例的一种低电压SCR-ESD防护组件的剖面示意图；图3绘示依照本发明的第一实施例的一种高电压SCR-ESD防护组件的剖面示意图；图4绘示依照本发明的第二实施例的一种低电压SCR-ESD防护组件的剖面示意图；图5绘示依照本发明的第二实施例的一种高电压SCR-ESD防护组件的剖面示 意图；及图6绘示依照本发明的一种用以保护一内部集成电路的半导体结构的制造方 法的流程图。主要组件符号说明100、 200、 300、 400、 500: P型基板； 110、 210、 310、 410、 510: N型阱；112: 二极管；114、 214、 224、 314、 324、 414、 424、 514、 524、 N+: N型掺杂区；116、 216、 226、 236、 316、 326、 336、 416、 426、 436、 516、 526、 536、 P+: P型掺杂区；202、 302: N型深阱;208、 308、 408、 508: P型阱;218、 318、 418、 518:场氧化层；404、 504: N型埋层;406、 506: N型通道；600 650:步骤流程；A-A':半导体结构的中心线；d:距离；GND1:第一接地端；GND2:第二接地端；Ql:垂直式npn双极晶体管;Q2:垂直式pnp双极晶体管;Sl: SCR电路； VCC:电压源；及 VSS:接地端。
具体实施方式
本发明提出两个实施例，以说明用以保护一内部集成电路的半导体结构。然 而，这些实施例揭露于此是用以说明本发明，并非用以限定本发明的范围。再者，基础技术如P型阱、N型阱、N型深阱及N型埋层，为本发明领域的普通技术人员已知的结构，因此不再详细说明。此外，用以说明实施例的图标和本发 明提出的应用仅显示其主要特性，以避免混淆本发明的技术特点。因此本说明及图 标用以说明本发明，并非限定本发明。 第一实施例第一实施例将提出一种用以保护一内部集成电路的半导体结构，以改善静电放电防护组件的电性。请参照图2，其绘示依照本发明的第一实施例的一种低电压 硅控整流器(SCR)静电放电(ESD)防护组件的剖面示意图，请同时参照图3，其绘示 依照本发明的第一实施例的另一种高电压SCR-ESD防护组件的剖面示意图。如图2所示的半导体结构包括一 P型基板200;多个第一掺杂区形成在基板 200中且实质上位于一N型阱210之内，并且按顺序排列如一N型掺杂区214、 一 P型掺杂区216、 一 N型掺杂区214、 一 P型掺杂区216、 一 N型掺杂区214 的"N+P+N+P+N+"结构； 一焊垫形成在P型基板200之上且电性连接于至少一第一 掺杂区，例如焊垫与第一掺杂区中间的N型掺杂区214电性连接，以及与邻接其N 型掺杂区214的P型掺杂区216电性连接。另外两个N型掺杂区214靠近N型阱 210的边界；多个第二掺杂区形成在P型基板中且分别位于P型阱208之内，比如 N型掺杂区224和P型掺杂区226。且第二掺杂区(即N型掺杂区224和P型掺杂区 226)与第一掺杂区(即N型掺杂区214和P型掺杂区216)分隔，并且在P型阱208 内的N型掺杂区224靠近第一掺杂区；一 N型区形成在P型基板中且包围住N型阱 210和P型阱208，并藉以场氧化层(field oxide, FOX) 218将其互相分隔开。在第一实施例中，藉以一N型深阱202的形成，以成为本发明的N型区。于是第一与 第二掺杂区(在N型区的内)与P型基板200藉由N型区(即202)分隔。此外第一接 地端(如GND1)和第二接地端(如GND2)分别位于与N型区的外侧和内侧相对应处， 且第二接地端电性连接于至少一第二掺杂区。在图2中，本发明的半导体结构是一低电压SCR组件，图中显示出两个N型 掺杂区214跨越N型阱210的边界且部份位于P型阱208之内。图中亦显示出其半 导体结构左右对称于A-A'线，而接下来的说明仅以半导体结构的其中一侧(如左 侧)来讨论，因另一侧半导体结构是一样的结构，故省略另一侧的讨论。根据本发 明，一 ESD防护电路以一 SCR电路Sl构成，其包括一垂直式叩n双极晶体管Ql 和一垂直式pnp双极晶体管Q2且具有一共同的基极与集电极电流。请参照图2，其垂直式晶体管Ql具有一基极区214、 一射极区216和一集电 极区208。且基极区214是一N型掺杂区，射极区216是一P型掺杂区，集电极区 208是一 P型阱区。其垂直式晶体管Q2具有一基极区226、 一集电极区202和一射 极区224。且基极区226是一P型揍杂区，射极区224是一N型掺杂区，集电极区 202是一N型深阱区。在本实施例中，图2的半导体结构具一低崩溃电压的设计，藉由形成部分N 型掺杂区214在集电极区(P型阱)208之内。当于一ESD防护电路激活，会产生栓 锁(latch-up)效应，使一强大的电流经由SCR流至GND2。在图2的半导体结构中，亦显示出多个第三掺杂区形成在P型基板200中且 位于N型区(即202)的外侧，比如P型掺杂区236。其中第三掺杂区紧邻于第二掺 杂区(即P型掺杂区226及N型掺杂区224)，而且第一接地端(GND1)电性连接于至 少一第三掺杂区(即P型掺杂区236)。因此在图2的半导体结构中，显示出接地端 GND1和GND2藉由N型深阱202分隔。在实际应用上，GND1和GND2可以独立地电 性连接于不同的电路(如"dirty"电路及"clean"电路)，以改善组件的电性。例 如一高电压ESD防护组件及其电路电性连接于接地端GND2，而低电压内部集成电 路电性连接于另一接地端GND1，且GND1与GND2分隔。在本发明中两个独立接地 端，以高电压寄生信号(parasitic signals)连接至GND2，其低电压内部集成电路 就不会受影响。因此，当N型深阱202分隔开高电压ESD防护电路(连接于GND2) 与低电压内部电路(连接于GND1)时，在图2中用以保护一内部电路的半导体结构 可大大地增强绝缘能力，以避免内部电路受GND2中的高电压寄生信号影响。请参照图3，其绘示依照本发明的第一实施例的一种高电压SCR-ESD防护组件压SCR-ESD防护组件与图2的低电压SCR-ESD防护组件 的区别在于N型区是否完全包围住第一掺杂区。根据图3，邻近N型阱310的边界 的两个N型掺杂区314位于N型阱310之内。在本实施例中，图3的半导体结构的 设计具有高崩溃电压，而(N型掺杂区314边缘与P型阱308边缘的间距)距离d越 宽，则崩溃电压越高。如图3所示的半导体结构包括一 P型基板300;多个第一掺杂区包括N型掺杂 区314与P型掺杂区316 (其按顺序排列如"N+P+N+P+N+")，形成在P型基板300 中且位于一N型阱310之内，且N型阱310完全包围住第一掺杂区； 一焊垫形成在 P型基板300之上，且焊垫与第一掺杂区中间的N型掺杂区314电性连接，以及与 邻接其N型掺杂区314的P型掺杂区316电性连接；多个第二掺杂区包括N型掺杂 区324和P型掺杂区326，形成在P型基板300中且分别位于P型阱308之内。且 第二掺杂区(即N型掺杂区324和P型掺杂区326)与第一掺杂区(即N型掺杂区314 和P型掺杂区316)分隔。与图2相同地，在P型基板300中藉以形成一N型深阱 302，以成为一N型区，以包围住N型阱310及P型阱308，并藉以场氧化层318 将其互相分隔开。于是第一与第二掺杂区与P型基板300藉由N型区(即302)分隔。 同样地，多个第三掺杂区形成在P型基板300中且位于N型区的外侧，比如P型掺 杂区336。而且接地端GND1和GND2藉由依本发明所建立的N型区分隔，即第一接 地端(如GND1)和第二接地端(如GND2)分别位于与N型区(如302)的外侧和内侧相 对应处。如图3所示，第一接地端(GND1)电性连接于至少一第三掺杂区(即P型掺 杂区336)，而第二接地端(GND2)电性连接于至少一第二掺杂区。在图3中，本发明的半导体结构是一高电压SCR组件，第一实施例(图2)与第 二实施例(图3)的半导体结构的区别在于N型掺杂区314完全被N型阱310包围住， 且N型掺杂区314与P型阱308的间距为一距离d。此外图3中的半导体结构亦左 右对称于A-A'线，因此半导体结构的其中一侧的说明亦会适用于另一侧的说明。 根据本发明，一ESD防护电路以一SCR电路S1构成，且位于半导体结构的其中一 侧，其包括一垂直式叩n双极晶体管Ql和一垂直式pnp双极晶体管Q2且具有一共 同的基极与集电极电流。请参照图3，其垂直式晶体管Ql具有一基极区314、 一射极区316和一集电 极区308。且基极区314是一N型掺杂区，射极区316是一P型掺杂区，集电极区 308是一 P型阱区。其垂直式晶体管Q2具有一基极区326、 一集电极区302和一射 极区324。且基极区326是一P型掺杂区，射极区324是一N型掺杂区，集电极区302是一N型深阱区。当于一ESD防护电路激活，会产生栓锁效应，使一强大的电 流经由SCR流至GND2。同样地，在图3的半导体结构中，显示出接地端GND1和GND2藉由N型深阱 302分隔。在实际应用上，GND1和GND2可以独立地电性连接于不同的电路 (如"dirty"电路及"clean"电路)，以改善组件的电性，例如一高电压ESD防护 组件及其电路电性连接于接地端GND2，而低电压内部集成电路电性连接于另一接 地端GND1，且GND1系与GND2分隔。在本发明中两个独立接地端，以高电压寄生 信号连接至GND2，其低电压内部集成电路就不会受影响。因此，当N型深阱302 分隔开高电压ESD防护电路(连接于GND2)与低电压内部电路(连接于GND1)时，在 图3中用以保护一内部电路的半导体结构可大大地增强绝缘能力，以避免内部电路 受GND2中的高电压寄生信号影响。第二实施例在第二实施例中，其N型区的形成与第一实施例不同，然而本实施例所揭露 的半导体结构亦可以保护内部集成电路，以改善ESD防护组件的电性。请参照图4， 其绘示依照本发明的第二实施例的一种低电压SCR-ESD防护组件的剖面示意图，同 时请参照图5，其绘示依照本发明的第二实施例的另一种高电压SCR-ESD防护组件 的剖面示意图。由图中显示。图4与图2的半导体结构的区别在于用以隔离接地端 GND1与GND2的N型区，其中图2的N型区是一 N型深阱202，而图4的N型区包 括一N型埋层404和一N型通道406。同样地，图5与图3的半导体结构的区别在 于用以隔离接地端GND1及GND2的N型区，其中图3的N型区是一 N型深阱302， 而图5的N型区包括一 N型埋层504与一 N型通道506。如图4所示的半导体结构包括一P型基板400;多个第一掺杂区，比如N型掺 杂区414及P型掺杂区416 (其按顺序排列如"N+P+N+P+N+")，形成在基板400中 且位于一 N型阱410的内； 一焊垫形成在P型基板400的上且电性连接于第一摻杂 区，例如焊垫与第一掺杂区中间的N型掺杂区414电性连接，以及与邻接其N型掺 杂区414的P型掺杂区416电性连接焊垫。另外两个N型掺杂区414靠近N型阱 410的边界；多个第二掺杂区形成在P型基板中且分别位于P型阱408之内，比如 N型掺杂区424和P型掺杂区426，且第二掺杂区与第一掺杂区分隔；一N型区形 成在P型基板400中，以包围住N型阱410和P型阱408，并藉以场氧化层418将 其互相分隔开。在第三实施例中，N型区包括一N型埋层404及一N型通道406， 而N型通道406可以是一 N型阱或者一 N型槽(Sinker)，且形成在P型基板400温蚀刻该铁电层时，在高温蚀刻处理期间，不能完全保护该铁电层， 以致该铁电图形的侧壁倾角可能显著减小，而且在该铁电图形上可能 发生蚀刻破坏。在该铁电电容器具有小侧壁倾角时，具有该铁电图形 的铁电电容器的有效面积被减小。这样可能导致该铁电电容器的电容 减小。此外，该铁电图形的数据保存特性可能因为蚀刻破坏而降低。然而，如果为了縮短该底部电极层的蚀刻时间，而减小底部电极 层的厚度，则可能产生其他问题，例如，电容器的工作特性降低。发明内容在本发明的一些实施例中， 一种铁电存储器件包括具有导电区 的衬底；位于该衬底上的绝缘层；底部电极，电连接到该导电区，突 出在该绝缘层之上，而且该底部电极的下表面低于该绝缘层的上表面； 以及铁电层和上部电极，覆盖该突出底部电极的上表面和侧壁。该铁电存储器件可以进一步包括底部电极接触，其被插在该导 电区与该底部电极之间，而且该底部电极的宽度与该底部电极接触的 宽度基本相同。该底部电极可以具有固定宽度。该底部电极包括钌或 者铱。该绝缘层可以包括层间介质层和位于该层间介质层上的阻挡层， 而且该底部电极的下表面可以低于或者约等于该阻挡层的下表面的高 度。该阻挡层可以包括氧化钛、氧化钽和/或者氮化硅。该铁电层可以 包括籽晶层。本发明实施例提供了一种形成铁电存储器件的方法，该方法包括 在具有导电区的衬底上形成绝缘层；在该绝缘层上形成电连接到该导 电区的底部电极；对该绝缘层进行挖槽；以及在该挖槽的绝缘层上形 成用于覆盖该底部电极的铁电层和上部电极层。该底部电极突出在该^ 挖槽的绝缘层的上表面之上。极接触162。为了形成底部电极182，可以形成诸如钌或者铱的贵金属， 以填充第二开口 171，然后，对该贵金属执行平面化处理，以露出牺牲 绝缘层175的上表面。后续处理与上述实施例中描述的相同。
根据本发明实施例，可以形成通过突出于阻挡层和/或者绝缘层的 上方的、成为三维结构的铁电电容器。因此，可以增大用于存储电荷 的电容器的有效面积，从而增大电容，因此，可以高度集成铁电存储 器件。此外，该铁电电容器可以具有良好特性的铁电图形。因此，可 以改善该铁电存储器件的可靠性和工作特性。
概括该详细描述，应该注意，在基本上不脱离本发明原理的情况 下，可以对该实施例进行许多变型和修改。所有这些变型和修改均包 括在所附权利要求书所述的本发明范围内。且第二掺杂区与第一掺杂区分隔，于是第一与第二掺杂区与基板藉由N型区分隔。其制造方法更包括形成多个第三掺杂区在基板中且位于N型区的外侧，并且紧邻于第二掺杂区。然后，如步骤640所示，形成一焊垫在基板之上且电性连接于至少一第一掺 杂区，如实施例中显示，焊垫与第一掺杂区中间的N型掺杂区电性连接，以及与邻 接其N型掺杂区的P型掺杂区电性连接。接着，如步骤650所示，至少形成一第一接地端和一第二接地端，且分别设 置于对应N型区外侧和内侧处，其中第二接地端电性连接于至少一第二掺杂区。综上所述，藉由一 N型区将一半导体结构区分为两个独立的接地端，如此可 独立地电性连接于不同的电路，使内部电路的电性不致受影响。虽然本发明已以较佳的实施例揭露如上，然其并非用以限定本发明。本发明 所属技术领域的普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更 动与润饰。因此，本发明的保护范围当视后附的权利要求书所界定者为准。
权利要求
1.一种半导体结构，用以保护一内部集成电路，其特征在于，包括一基板；多个第一掺杂区，形成在该基板中且实质上位于一N型阱之内；多个第二掺杂区，形成在该基板中且位于一P型阱之内，该些第二掺杂区与该些第一掺杂区分隔；一N型区，形成在基板中且包围住该N型阱及该P型阱，其中在该N型区内的该些第一及该些第二掺杂区与该基板藉由该N型区分隔；一焊垫，形成在该基板之上且电性连接于至少一该些第一掺杂区；以及一第一接地端及一第二接地端，分别位于与该N型区的外侧及内侧相对应处，且该第二接地端电性连接于至少一该些第二掺杂区。
2. 如权利要求l所述的半导体结构，其特征在于，更包括 多个第三掺杂区形成在该基板中且位于该N型区的外侧，其中该些第三掺杂区紧邻于该些第二揍杂区。
3. 如权利要求2所述的半导体结构，其特征在于，该第一接地端电性连接于 至少一该些第三掺杂区。
4. 如权利要求1所述的半导体结构，其特征在于，该些第一掺杂区包括多个 N型掺杂区和P型掺杂区，以及二个靠近N型阱边界的N型掺杂区。
5. 如权利要求4所述的半导体结构，其特征在于，该些第一掺杂区按顺序排 列成N型、P型、N型、P型、N型掺杂区。
6. 如权利要求5所述的半导体结构，其特征在于，在该P型阱内的该些第二 掺杂区包括一 N型掺杂区和一 P型掺杂区，并且该N型掺杂区靠近该些第一掺杂区。
7. 如权利要求5所述的半导体结构，其特征在于，该焊垫与该些第一掺杂区中间的该N型掺杂区电性连接，以及与邻接该N型掺杂区的该P型掺杂区电性连接。
8. 如权利要求4所述的半导体结构，其特征在于，邻近该N型阱的边界的该 些N型掺杂区位于该N型阱之内。
9. 如权利要求4所述的半导体结构，其特征在于，邻近该N型阱的边界的该 些N型掺杂区跨越该N型阱的边界且部份位于该P型阱之内。
10. 如权利要求1所述的半导体结构，其特征在于，该N型区是一N型深阱， 以包围住该N型阱及该P型阱。
11. 如权利要求l所述的半导体结构，其特征在于，该N型区包括 一N型埋层，形成在该基板中且位于该N型阱及该P型阱之下；以及 一N型通道，形成在该基板中且紧邻于该P型阱，并且该N型通道连接于该N型埋层；其中，该N型通道和该N埋层整合成一帽型结构，以包围住该N型阱及该P 型阱。
12. 如权利要求ll所述的半导体结构，其特征在于，该N型通道是一N型阱。
13. 如权利要求1所述的半导体结构，其特征在于，该基板是一P型基板。
14. 一种用以保护一内部集成电路的半导体结构的制造方法，包括 提供一基板；形成一N型区在该基板中；形成一 N型阱及一 P型阱，且形成该N型区的步骤在形成该N型阱及该P型阱的步骤前完成；形成多个第一掺杂区在该基板中且实质上位在该N型阱之内； 形成多个第二掺杂区在该基板中且位在该P型阱之内，且该些第二掺杂区与该些第一掺杂区分隔，并且藉由该N型区分隔开在该N型区内的该些第一和该些第二掺杂区与该基板；形成一焊垫在该基板上方，且电性连接该焊垫于至少一该些第一渗杂区；以及分别设置一第一接地端和一第二接地端于对应该N型区的外侧和内侧处，且 电性连接该第二接地端于至少一该些第二掺杂区。
15. 如权利要求14所述的方法，其特征在于，更包括形成多个第三掺杂区在该基板中，该些第三掺杂区紧邻于该些第二掺杂区且 位在该N型区的外侧。
16. 如权利要求15所述的方法，其特征在于，更包括 电性连接该第一接地端于至少一该些第三掺杂区。
17. 如权利要求14所述的方法，其特征在于，形成该些第一掺杂区的步骤， 包括形成多个N型掺杂区和多个P型掺杂区，且其中二 N型掺杂区邻近该N型阱的 边界。
18. 如权利要求17所述的方法，其特征在于，形成该些第一掺杂区的步骤中， 包括依序形成N型、P型、N型、P型、N型掺杂区。
19. 如权利要求18所述的方法，其特征在于，在该P型阱内的该些第二掺杂 区包括一 N型掺杂区和一 P型掺杂区，且该N型掺杂区靠近该些第一掺杂区。
20. 如权利要求18所述的方法，其特征在于，该焊垫与该些第一掺杂区中间 的该N型掺杂区电性连接，以及与邻接该N型掺杂区的该P型掺杂区电性连接。
21. 如权利要求14所述的方法，其特征在于，在进行形成该N型区的步骤时， 包括在该基板中形成一N型深阱，以包围住该N型阱及该P型阱。
22. 如权利要求14所述的方法，其特征在于，在形成该N型区的步骤中，包 括形成与该P型阱紧邻的一 N型沟道和形成位于该N型阱及该P型阱下面的一 N温蚀刻该铁电层时，在高温蚀刻处理期间，不能完全保护该铁电层， 以致该铁电图形的侧壁倾角可能显著减小，而且在该铁电图形上可能 发生蚀刻破坏。在该铁电电容器具有小侧壁倾角时，具有该铁电图形 的铁电电容器的有效面积被减小。这样可能导致该铁电电容器的电容 减小。此外，该铁电图形的数据保存特性可能因为蚀刻破坏而降低。然而，如果为了縮短该底部电极层的蚀刻时间，而减小底部电极 层的厚度，则可能产生其他问题，例如，电容器的工作特性降低。发明内容在本发明的一些实施例中， 一种铁电存储器件包括具有导电区 的衬底；位于该衬底上的绝缘层；底部电极，电连接到该导电区，突 出在该绝缘层之上，而且该底部电极的下表面低于该绝缘层的上表面； 以及铁电层和上部电极，覆盖该突出底部电极的上表面和侧壁。该铁电存储器件可以进一步包括底部电极接触，其被插在该导 电区与该底部电极之间，而且该底部电极的宽度与该底部电极接触的 宽度基本相同。该底部电极可以具有固定宽度。该底部电极包括钌或 者铱。该绝缘层可以包括层间介质层和位于该层间介质层上的阻挡层， 而且该底部电极的下表面可以低于或者约等于该阻挡层的下表面的高 度。该阻挡层可以包括氧化钛、氧化钽和/或者氮化硅。该铁电层可以 包括籽晶层。本发明实施例提供了一种形成铁电存储器件的方法，该方法包括 在具有导电区的衬底上形成绝缘层；在该绝缘层上形成电连接到该导 电区的底部电极；对该绝缘层进行挖槽；以及在该挖槽的绝缘层上形 成用于覆盖该底部电极的铁电层和上部电极层。该底部电极突出在该^ 挖槽的绝缘层的上表面之上。
全文摘要
一种半导体结构及其制造方法，用以保护一内部集成电路，其半导体结构包括一基板；多个第一掺杂区形成在基板中且位于一N型阱之内；多个第二掺杂区形成在基板中且位于一P型阱之内；一N型区形成在基板中且包围住N型阱与P型阱；一焊垫形成在基板之上且电性连接于至少一第一掺杂区；以及一第一接地端和一第二接地端分别位于与N型区的外侧和内侧相对应处。并且第二掺杂区与第一掺杂区分隔，而在N型区内的第一和第二掺杂区与基板藉由N型区分隔。此外第二接地端电性连接于至少一第二掺杂区。
文档编号H01L27/02GK101221952SQ200810005158
公开日2008年7月16日 申请日期2008年1月23日 优先权日2007年5月11日
发明者黄志丰 申请人:崇贸科技股份有限公司