专利名称：存储器及其制造方法
技术领域：
本发明涉及一种存储器及其制造方法，且特别涉及一种以绝缘墙将两电 荷储存层隔开的存储器及其制造方法。
背景技术：
可携式电子产品的普及化，刺激了快闪存储器于市场的快速成长。不论 是主机板上的存储器或小型的存储卡，快闪存储器的非易失性储存突破过去 光学与磁性资料储存的限制，不仅稳固，而低耗电，且不用移动装置零件。 因此，对于在可携式电子产品上程式与资料的非易失性储存，快闪存储器是 最适合且理想的解决方案。
目前市场上快闪存储器主要分为两个逻辑架构，NOR型(基于"Not-OR" 逻辑架构)以及NAND型(基于"Not-AND"逻辑架构)。NOR型架构，比起 NAND型架构而言，其平行架构能加速资料读取与位重写的时间。但NAND 型架构相对NOR型架构，其存储单元(Memory Cell)与个别区块明显较小， 在编程/擦除速度上较快，程式编程时耗电率较低，而且存储单元阵列密度较 高，能提升存储器每平方毫米的存储容量。
以目前非易失性氮化物存储器(Nonvolatile Nitride Memory )而言，其 用以储存电荷的氮化物层于存储器编程时可以产生两个位。然而，当可携式 电子装置走向轻薄短小的时势潮流下，存储器体积势必也要跟着缩小。因此， 导致氮化物层于存储器编程时产生两个位相互千扰的现象，进而造成存储器 读取两位时产生位间相互干扰的效应(second bit effect )。如此一来，将会大 大地降低存储器的信赖度及实用性。
发明内容
本发明涉及一种存储器及其制造方法。其绝缘墙将两电荷储存层隔开的 可以进而避免存储器读取两位时产生位间相互干扰的效应(second biteffect )。如此一来，可以大大地提升存储器的信赖度及实用性。
根据本发明的第一方面，提出一种存储器，包括绝缘底层、导体层、第 一电荷储存结构以及第二电荷储存结构。绝缘底层设置于第 一绝缘墙及第二 绝缘墙之间。导体层设置于绝缘底层上，并位于第一绝缘墙及第二绝缘墙之 间。第一电荷储存结构邻近于第一绝缘墙，并以第一绝缘墙与导体层隔开。 第二电荷储存结构邻近于第二绝缘墙，并以第二绝缘墙与导体层隔开。
根据本发明的第二方面，提出一种存储器的制造方法。首先，依序形成 第一介电材料层、第一储存材料层、第一阻挡材料层，第一栅极材料层及第 一绝缘材料层。然后，依序去除部分的第一绝缘材料层、部分的第一栅极材 料层、部分的第一阻挡材料层、部分的第一储存材料层及部分的第一介电材 料层，以分别形成第二绝缘材料层、第二栅极材料层、第二阻挡材料层、第 二储存材料层及第二介电材料层。接着，形成源极及漏极于第二介电材料层 之间。然后，形成第三绝缘材料层于源极及漏极上。接着，去除第二绝缘材 料层、部分的第二栅极材料层、部分的第二阻挡材料层、部分的第二储存材 料层及部分的第二介电材料层，以分别形成第一穿隧介电层、第二穿隧介电 层、第一电荷储存层、第二电荷储存层、第一阻挡层、第二阻挡层、第一栅 极及第二栅极于一开口中。接着，形成第一绝缘墙、第二绝缘墙及绝缘底层 于开口中。第一穿隧介电层、第一电荷储存层、第一阻挡层及第一栅极形成 于第一绝缘墙及源极之间，第二穿隧介电层、第二电荷储存层、第二阻挡层 及第二栅极形成于第二绝缘墙及漏极之间。绝缘底层位于第一绝缘墙及第二 绝缘墙之间。然后，形成一导电层于绝缘底层、第一绝缘墙及第二绝缘墙之 间。
为让本发明的上述内容能更明显易懂，下文特举一优选实施例，并配合 附图，作详细i^L明如下。
图1绘示依照本发明一优选实施例的存储器的结构剖面图。
图2A ~ 2G绘示依照本发明一优选实施例的存储器的工艺剖面图。
图3绘示依照本发明一优选实施例的另一种存储器的结构剖面图。
附图标记说明
10、 10a:存储器 11:基板12:导体层13a.30a:第一穿隧介电层
13b、 30b:第二穿隧介电层14a34a:第一电荷储存层
14b、 34b:第二电荷储存层15a35a:第一阻挡层
15b、 35b:第二阻挡层16a36a:第一电荷储存结构
16b、 36b:第二电荷储存结构23第一介电材料层
23a第二介电材料层24第一储存材料层
24a第二储存材料层25第一阻挡材料层
25a第二阻挡材料层26第一栅极材料层
26a第二栅极材料层27第一绝缘材料层
27a第二绝缘材料层28第三绝缘材料层
28a第四绝缘材料层29开口
31a、 31b:第一介电层32a、32b:第二介电层
33a、 33b:第三介电层B:绝缘底层
Bl:第一位B2二第二位
D:漏极Gl二第 一栅极
G2:第二栅极M:存储单元
S:源极Wl:第一绝缘墙
W2第二绝缘墙WL字线
具体实施例方式
请参照图1，其绘示依照本发明一优选实施例的存储器的结构剖面图。
如图1所示，存储器10包括基板例如硅基板11、源极S、漏极D、第一绝 缘墙Wl、第二绝缘墙W2、绝缘底层B、导体层12、第一电荷储存结构16a、 第二电荷储存结构16b、第一栅极G1、第二栅极G2及字线WL。导体层12 优选地采用多晶硅为材料。源极S及漏极D相互隔开地设置于硅基板11的 表面。第一绝缘墙Wl及第二绝缘墙W2相互隔开地设置于硅基板11上， 并位于源极S及漏极D之间。绝缘底层B设置于硅基板ll上，并位于第一 绝缘墙Wl及第二绝缘墙W2之间。导体层12设置于绝缘底层B上，并位 于第一绝缘墙Wl及第二绝缘墙W2之间。第一电荷储存结构16a设置于硅 基板ll上，本实施例中，第一电荷储存结构16a包括第一穿隧介电层13a、 第一电荷储存层14a及第一阻挡层15a。第一穿隧介电层13a设置于硅基板11上。第一电荷储存层14a设置于第一穿隧介电层13a上。第一阻挡层15a 设置于第一电荷储存层14a上。第一栅极G1设置于第一阻挡层15a上。第 一穿隧介电层13a、第一电荷储存层14a、第一阻挡层15a及第一栅极Gl位 于第一绝缘墙Wl及源极S之间。第二电荷储存结构16b设置于硅基板11 上，本实施例中，第二电荷储存结构16b包括第二穿隧介电层13b、第二电 荷储存层14b及第二阻挡层15b。第二穿隧介电层13b设置于硅基板11上。 第二电荷储存层14b设置于第二穿隧介电层13b上。第二阻挡层15b设置于 第二电荷储存层14b上。第二栅极G2设置于第二阻挡层15b上。第二穿隧 介电层13b、第二电荷储存层14b、第二阻挡层15b及第二栅极G2位于第二 绝缘墙W2及漏极D之间。字线WL设置于导体层12、第一栅极G1、第二 栅极G2、第一绝缘墙Wl及第二绝缘墙W2上，并分别电性连接于第一栅 极Gl 、第二栅极G2及导体层12。
其中，源极S、漏极D、第一穿隧介电层13a、第二穿隧介电层13b、第 一电荷储存层14a、第二电荷储存层14b、第一阻挡层15a、第二阻挡层15b、 第一栅极Gl及第二栅极G2构成存储单元M，第一电荷储存层14a及第二 电荷储存层14b可分别提供第一位Bl及第二位B2的资料储存。需要注意 的是，第一绝缘墙Wl及第二绝缘墙W2上将第一电荷储存层14a及第二电 荷储存层14b隔开，而使包括第一电荷储存层14a及第二电荷储存层14b的 存储器具有分散、独立的双存储单元结构。因此，第一电荷储存层14a及第
10读取第一位Bl或第二位B2时产生位间相互千扰的效应(second bit effect)。此外，也可以减少电荷被第一电荷储存层14a及第二电荷储存层14b 捕捉对于沟道的导电性的影响。
在本实施例中，第一电荷储存层14a及第二电荷储存层14b分别为第一 氮化物层，可以高介电层常数材料取代。此外，第一阻挡层15a及第二阻挡 层15b分别为第一氧化物层，也可以高介电常数材料取代。另外，第一穿隧 介电层13a及第二穿隧介电层13b分别为第二氧化层，则第一穿隧介电层 13a、第一电荷储存层14a及第一阻挡层15a构成ONO堆叠结构，且第二穿 隧介电层13b、第二电荷储存层14b及第二阻挡层15b亦构成一 ONO堆叠 结构。存储器10具有SONOS结构，可以采用热电子注入(hot carrier electron, HCE)注入电子进行编程，并以带间热空穴(band to band hot hole, BBHH)或正富勒诺罕(Fowler-Nordheim, FN)注入空穴进行擦除；或是以BBHH注入空穴 进行编程，并以负FN注入电子进行擦除。
请参照图3,其绘示依照本发明一优选实施例的另一种存储器的结构剖 面图。如图3所示，存储器10a与存储器10的不同之处在于第一电荷储存 结构及第二电荷储存结构。第一电荷储存结构36a包括第一穿隧介电层30a、 第一电荷储存层34a及第一阻挡层35a,第二电荷储存结构36b包括第二穿 隧介电层30b、第二电荷储存层34b及第二阻挡层35b。
在存储器10a,第一穿隧介电层30a及第二穿隧介电层30b分别包括第 一介电层31a、 31b，第二介电层32a、 32b，及第三介电层33a、 33b，其中 第一介电层31a、 31b设置于硅基板11上，第二介电层32a、 32b分别设置 于第一介电层31a、 31b上，第三介电层33a、 33b分别设置于第二介电层32a、 32b上。第一介电层31a、 31b的厚度范围可以小于等于20埃(angstroms,A)、 位于5A-20A之间或是小于等于15A。第二介电层32a、 32b的厚度范围可以 小于等于20A或位于10A-20A之间。第三介电层33a、 33b的厚度范围可以 小于等于35A或位于25A-35A之间或小于等于25A。存储器10a中第一介 电层31a、 31b，第二介电层32a、 32b,及第三介电层33a、 33b分别为第二 氧化层、第二氮化物层及第三氧化物层，第二氮化物层设置于第二氧化物层 及第三氧化物层之间。因此，第一穿隧介电层30a、第一电荷储存层3^及 第一阻挡层35a构成ONONO堆叠结构，且第二穿隧介电层30b、第二电荷 储存层34b及第二阻挡层35b亦构成ONONO堆叠结构，形成SONONOS 结构，亦即所谓能带隙工程SONOS(bandgap-engineered SONOS， BE-SONOS) 结构的存储器。存储器10a的编程与擦除的操作方式存储器10相同。
ONONO堆叠结构具有较小的空穴穿隧阻障，大约小于或等于4.5eV， 或优选地小于或等于1.9eV。有关于BE-SONOS结构的各种实施例的细节， 披露于美国专利申请案号11/324,540,于此说明做为参考。
或者是，第一穿隧介电层30a及第二穿隧介电层30b的第一介电层、第 二介电层及第三介电层亦优选地可分别包括第二氧化层、 一导体层及第三氧 化物层，导体层设置于第二氧化物层及第三氧化物层之间。因此，第一穿隧 介电层30a、第一电荷储存层34a及第一阻挡层35a构成ONOPO堆叠结构， 且第二穿隧介电层30b、第二电荷储存层34b及第二阻挡层35b亦构成一 ONOPO堆叠结构。此种结构的存储器的编程与擦除的操作方式与存储器10、10a相同。
此外，也可以将第一电荷储存结构及第二电荷储存结构中的第一阻挡层 及第二阻挡层设置于硅基板11上，第一电荷储存层及第二电荷储存层分别 设置于第一阻挡层及第二阻挡层上，第一穿隧介电层及第二穿隧介电层分别 设置于第一电荷储存层及第二电荷储存层上，形成从栅极注入电荷载流子的
存储器结构。同样的，第一穿隧介电层及第二穿隧介电层可以采用ONO堆 叠层或OPO堆叠层，而形成Top BE-SONOS或OPONO架构的存储器。Top BE-SONOS或OPONO架构的存储器的编程方式与存储器10、 10a相同，但 擦除仅能采用正FN或负FN进行操作；或者是，若第一穿隧介电层及第二 穿隧介电层的材料为氧化铝，而第一栅极及第二栅极的材料为氮化钽，则形 成TANOS架构的存储器。TANOS架构的存储器的编程与擦除的操作方式与 存储器IO、 10a相同；若是第一穿隧介电层及第二穿隧介电层的材料为氧化 硅，则形成栅极注入的SONOS结构的存储器；另外，也可以不形成第一穿 隧介电层及第二穿隧介电层，而直接将第 一栅极及第二栅极分别设置于第一 电荷储存层及第二电荷储存层上，而形成SNOS架构的存储器。SNOS架构 的存储器的编程方式与存储器10、 10a相同，但擦除仅能釆用正FN或负FN 进行操作。
如图1所示，第一栅极Gl及第二栅极G2分别为一导体。此外，第一 栅极G1、第二栅极G2、导体层12、第一绝缘墙Wl及第二绝缘墙W2的表 面切齐。另外，第一绝缘墙W1、第二绝缘墙W2及绝缘底层B为一体成型 结构。再者，第一绝缘墙W1、第二绝缘墙W2及绝缘底层B构成U字型剖 面结构。又，第一绝缘墙W1、第二绝缘墙W2及绝缘底层B分别包括一氧 化物。需要注意的是，存储器10还包括第四绝缘材料层28a,设置于源极S 及漏极D上，且被字线WL覆盖。
至于本实施例的存储器的制造方法，是以图1的存储器IO为范例附图 说明如后，但本实施例的技术并不局限在此。
请参照图2A 2G,其绘示依照本发明一优选实施例的存储器的工艺剖 面图。
首先，如图2A所示，提供硅基板ll。接着，依序形成第一介电材料层 23、第一储存材料层24、第一阻挡材料层25,第一栅极材料层26及第一绝 缘材料层27于硅基板11上。其中，第一阻挡材料层25及第一储存材料层24分别为第一氧化物材料层及第一氮化物材料层。此外，第一介电材料层 23可以为第二氧化物材料层。或者是，第一介电材料层23可以包括第二氧 化物材料层、第二氮化物材料层及第三氧化物材料层，第二氮化物材料层形 成于第二氧化物材料层及第三氧化物材料层之间。或者是，第一介电材料层
23可以包括第二氧化物材料层、导体材料层及第三氧化物材料层，导体材料 层形成于第二氧化物材料层及第三氧化物材料层之间。
然后，如图2B所示，依序去除部分的第一绝缘材料层27、部分的第一 栅极材料层26、部分的第一阻挡材料层25、部分的第一储存材料层24及部 分的第一介电材料层23，以分别形成第二绝缘材料层27a、第二栅极材料层 26a、第二阻挡材料层25a、第二储存材料层24a及第二介电材料层23a，并 露出部分的硅基板11的表面。接着，定义硅基板ll,以形成源极S及漏极 D于第二介电材料层23a之间，亦同时形成多条位线。其中，形成源极S与 漏极D的步骤优选地是以离子注入法完成。
然后，如图2C所示，形成第三绝缘材料层28于源极S及漏极D上。 其中，第三绝缘材料层28可以为一氧化物。此外，亦可先进行四乙基氧硅 烷的低压化学气相沉积(LPTEOS Deposition)法而形成一整层的绝缘层，后再 针对上述整层的绝缘层进行回蚀(Etch Back)法，使得上述形成的第三绝缘层 28的表面大致呈现均匀平整。另外，亦可先以高密度等离子体(HighDensity Plasma， HDP)沉积法形成一整层的绝缘层，再以回蚀(Etch Back)法，例如使 用氢氟酸(HF)削薄上述的整层的绝缘层，同样可以使上述的第三绝缘材料层 28形成实质上均匀平整的表面。此时，第三绝缘材料层28在部分的第二绝 缘材料层27a上形成三角形剖面结构。
接着，如图2D所示，去除第二绝缘材料层27a。其中，第二绝缘材料 层27a为氮化硅层。此外，去除第二绝缘材料层27a的步骤是以磷酸 (Phosphoric Acid, H3P04):^泡法完成。
然后，如图2E所示，去除部分的第二栅极材料层26a、第二阻挡材料 层25a、第二储存材料层24a及第二介电材料层23a,以分别形成第一穿隧 介电层13a、第二穿隧介电层13b、第一电荷储存层14a、第二电荷储存层 14b、第一阻挡层15a、第二阻挡层15b、第一栅极Gl及第二栅极G2于一 开口 29中。也就是说，第一电荷储存结构16a及第二电荷储存结构16b在 此步骤中形成。第一穿隧介电层13a及第二穿隧介电层13b相互隔开地形成于硅基板11上，第一电荷储存层14a及第二电荷储存层14b分别形成于第 一穿隧介电层13a及第二穿隧介电层13b上，第一阻挡层15a及第二阻挡层 15b分别形成于第一电荷储存层14a上及第二电荷储存层14b上，第一栅极 Gl及第二栅极G2分别形成于第一阻挡层15a及第二阻挡层15b上。其中， 由于此步骤蚀刻第三绝缘材料层28所露出的部分材料，也就是去除部分的 第二栅极材料层26a、第二阻挡材料层25a、第二储存材料层24a及第二介 电材料层23a的步骤是以自对准蚀刻(Self-AlignedEtch)法完成。因此源极S、 漏极D与所形成的穿隧介电层、电荷储存层及阻挡层的相对位置得以精确对 应。
接着，如图2F所示，形成第一绝缘墙W1、第二绝缘墙W2及绝缘底层 B于开口 29中。第一绝缘墙Wl及第二绝缘墙W2相互隔开地形成于硅基 板11上。第一穿隧介电层13a、第一电荷储存层14a、第一阻挡层15a及第 一栅极Gl形成于第一绝缘墙Wl及源极S之间，第二穿隧介电层13b、第 二电荷储存层14b、第二阻挡层15b及第二栅极G2形成于第二绝缘墙W2 及漏极D之间。绝缘底层B形成于硅基板11上，并位于第一绝缘墙W1及 第二绝缘墙W2之间。其中，绝缘底层B、第一绝缘墙Wl及第二绝缘墙 W2同时被形成，且为一体成型的结构。然后，形成一导体层12于绝缘底层 B、第一绝缘墙Wl及第二绝缘墙W2之间。
接着，如图2G所示，去除部分的第三绝缘材料层28,以形成第四绝缘 材料层28a，并露出第一栅极、第一绝缘墙、导体层、第二绝缘墙及第二栅 极的表面。其中，亦可先透过回蚀法依序去除部分的导体层12及部分的第 三绝缘材料层28，使第一栅极G1、第二栅极G2、导体层12、第一绝缘墙 Wl及第二绝缘墙W2的表面切齐。或者是，亦可透过化学机械抛光(Chemical Mechanical Polishing/Planarization, CMP)法依序去除部分的导体层12及部分 的第三绝缘材料层28，使第一栅极G1、第二栅极G2、导体层12、第一绝 缘墙W1及第二绝缘墙W2的表面切齐。然后，形成字线WL,以覆盖第四 绝缘材料层28a、第一栅极Gl、第一绝缘墙Wl、导体层12、第二绝缘墙 W2及第二栅极G2的表面。字线WL分别电性连接于第一栅极G1、导体层 12及第二栅极G2。之后，存储器10终告完成。
本发明上述实施例所披露的存储器及其制造方法，其绝缘墙将两电荷储 存层隔开的设计，可以使两电荷储存层在进行编程时不会产生相互干扰的现象。因此，可以进而避免存储器读取两位时产生位间相互干扰的效应(second bit effect )。如此一来，可以大大地提升存储器的信赖度(Reliablity)及实用性。 综上所述，虽然本发明已以一优选实施例披露如上，然其并非用以限定 本发明。本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内， 当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求所 界定的为准。
权利要求
1. 一种存储器，包括绝缘底层，设置于第一绝缘墙及第二绝缘墙之间；导体层，设置于该绝缘底层上，并位于该第一绝缘墙及该第二绝缘墙之间；第一电荷储存结构，邻近于该第一绝缘墙，并以该第一绝缘墙与该导体层隔开；以及第二电荷储存结构，邻近于该第二绝缘墙，并以该第二绝缘墙与该导体层隔开。
2. 如权利要求1所述的存储器，其中该第一电荷储存结构及该第二电荷 储存结构分别包括第一电荷储存层及第二电荷储存层，分别设置于第 一栅极与基板之间， 以及第二栅极与该基板之间；以及第 一阻挡层及第二阻挡层，分别邻接于该第 一电荷储存层及该第二电荷 储存层设置。
3. 如权利要求2所述的存储器，其中该第一电荷储存层及该第二电荷储 存层为第一氮化物层。
4. 如权利要求2所述的存储器，其中该第一阻挡层及该第二阻挡层为第 一氧化物层或氧化铝层。
5. 如权利要求2所述的存储器，其中该第一电荷储存结构及该第二电荷 储存结构分别包括第一穿隧介电层及第二穿隧介电层，分别邻接于该第一电荷储存层及该 第二电荷储存层设置。
6. 如权利要求5所述的存储器，其中该第 一穿隧介电层及该第二穿隧介 电层为第二氧化层。
7. 如权利要求5所述的存储器，其中该第一穿隧介电层及该第二穿隧介 电层分别包括第一介电层、第二介电层及笫三介电层，该第一介电层设置于 该基板上，该第二介电层设置于该第一介电层上，该第三介电层设置于该第 二介电层上。
8. 如权利要求7所述的存储器，其中该第一介电层、该第二介电层及该第三介电层分别为第二氧化物层、第二氮化物层及第三氧化物层，该第二氮 化物层设置于该第二氧化物层及该第三氧化物层之间。
9.如权利要求7所述的存储器，其中该第一介电层、该第二介电层及该第三介电层分别为第二氧化层、第二导体层及第三氧化物层，该第二导体层 设置于该第二氧化物层及该第三氧化物层之间。
10，如权利要求7所述的存储器，其中该第一介电层的厚度满足下列条 件之一小于等于20埃；或者介于5埃至20埃之间；或者小于等于15埃。
11. 如权利要求7所述的存储器，其中该第二介电层的厚度满足下列条 件之一小于等于20埃；或者介于10埃至20埃之间。
12. 如权利要求7所述的存储器，其中该第三介电层的厚度满足下列条 件之一小于等于35埃；或者介于25埃至35埃之间；或者小于等于25埃。
13. 如权利要求1所述的存储器，其中该第一栅极、该第二栅极、该导 体层、该第一绝缘墙及该第二绝缘墙的表面切齐。
14. 如权利要求1所述的存储器，其中该第一绝缘墙、该第二绝缘墙及 该绝缘底层为一体成型结构。
15. 如权利要求1所述的存储器，其中该第一绝缘墙、该第二绝缘墙及 该绝缘底层构成U字型剖面结构。
16. —种存储器的制造方法，包括依序形成第一介电材料层、第一储存材料层、第一阻挡材料层，第一栅 极材料层及第 一绝缘材料层；依序去除部分的该第一绝缘材料层、部分的该第一栅极材料层、部分的 该第 一 阻挡材料层、部分的该第 一储存材料层及部分的该第 一介电材料层， 以分别形成第二绝缘材料层、第二栅极材料层、第二阻挡材料层、第二储存 材料层及第二介电材料层；形成源极及漏极于该第二介电材料层之间；形成第三绝缘材料层于该源极及该漏极上；去除该第二绝缘材料层、部分的该第二栅极材料层、部分的该第二阻挡 材料层、部分的该第二储存材料层及部分的该第二介电材料层，以分别形成 第一穿隧介电层、第二穿隧介电层、第一电荷储存层、第二电荷储存层、第 一阻挡层、第二阻挡层、第一栅极及第二栅极于一开口中；形成第一绝缘墙、第二绝缘墙及绝缘底层于该开口中，该第一穿隧介电层、该第一电荷储存层、该第一阻挡层及该第一栅极形成于该第一绝缘墙及 该源极之间，该第二穿隧介电层、该第二电荷储存层、该第二阻挡层及该第 二栅极形成于该第二绝缘墙及该漏极之间，该绝缘底层位于该第一绝缘墙及该第二绝缘墙之间；以及形成导电层于该绝缘底层、该第 一绝缘墙及该第二绝缘墙之间。
17. 权利要求16所述的存储器的制造方法，其中形成该导体层的该步骤 后，还包括去除部分的该第三绝缘材料层，以形成第四绝缘材料层，并露出该第一 栅极、该第一绝缘墙、该导体层、该第二绝缘墙及该第二栅极的表面；以及形成一字线，以覆盖该第四绝缘材料层、该第一栅极、该第一绝缘墙、 该导体层、该第二绝缘墙及该第二栅极的表面，该字线分别电性连接于该第 一栅极、该导体层及该第二栅极。
18. 如权利要求16所述的存储器的制造方法，其中该第一穿隧介电层及 该第二穿隧介电层相互隔开地形成，该第 一 电荷储存层及该第二电荷储存层 分别形成于该第一穿隧介电层及该第二穿隧介电层上，该第一阻挡层及该第 二阻挡层分别形成于该第一电荷储存层上及该第二电荷储存层上，该第一栅 极及该第二栅极分别形成于该第 一 阻挡层及该第二阻挡层上。
19. 如权利要求16所述的存储器的制造方法，其中该第一介电材料层为 第二氧化物材料层。
20. 如权利要求16所述的存储器的制造方法，其中该第一介电材料层包 括第二氧化物材料层、第二氮化物材料层及第三氧化物材料层，该第二氮化 物材料层形成于该第二氧化物材料层及该第三氧化物材料层之间。
21. 如权利要求16所述的存储器的制造方法，其中去除部分的该第二栅 极材料层、部分的该第二阻挡材料层、部分的该第二储存材料层及部分的该 第二介电材料层的步骤是以自对准蚀刻法完成。
全文摘要
本发明公开了一种存储器及其制造方法。该存储器包括绝缘底层、导体层、第一电荷储存结构以及第二电荷储存结构。绝缘底层设置于第一绝缘墙及第二绝缘墙之间。导体层设置于绝缘底层上，并位于第一绝缘墙及第二绝缘墙之间。第一电荷储存结构邻近于第一绝缘墙设置，并以该第一绝缘墙与导体层隔开。第二电荷储存结构离近于第二绝缘墙设置，并以第二绝缘墙与导体层隔开。
文档编号H01L27/115GK101425535SQ200810081319
公开日2009年5月6日 申请日期2008年2月25日 优先权日2007年10月31日
发明者施彦豪, 杨令武, 赖二琨, 郑俊民 申请人:旺宏电子股份有限公司