半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及作为高频半导体元件使用的HBT及HFET的集成电路 (Bi-HFET)及其制造方法。
背景技术：
在发射极中使用了带隙大的半导体的异质结双极晶体管(Hetero junction Bipolar Transistor: HBT)，作为便携式电话机等中使用的高频 模拟元件正在被实用化。特别是，在发射极中使用了 InGaP的InGaP/GaAs HBT，预计作为温度依存性小、高可靠性的器件，使用方法在今后将会越发 广泛。
HBT大致分为发射极在上(emitter-up )型和集电极在上 (collector-up)型。 一般地，由于发射极在上型加工性出色，所以现在 主要量产发射极在上型。尽管集电极在上型可使基极-集电极间电容(Cbc) 变小等，在特性上占优势，但由于需要将基极电极下的发射极层绝缘化等， 制造工序复杂，因此未达到实用化。
另外，最近，正在进行通过由异质结场效应晶体管(HFET)构成的开 关元件(SW)来控制由HBT构成的功率放大器(PA)等，混载HBT和HFET 的集成电路的研究、开发。因此，在同一衬底上形成HBT和HFET那样的Bi —HFET处理技术受到注目。
作为在同一衬底上形成HBT和HFET的Bi—HFET的现有技术，有例如 (日本)特开平6—209077号公报中记载的技术。以下，使用附图，对该 现有技术进行说明。
图1是示出以往的半导体器件的构造的剖面图。
该半导体器件具有形成HBT的区域(HBT区域)和形成HFET的区域
(HFET区域)。
首先，在HBT区域中，在半绝缘性GaAs衬底500上，依次层叠n—GaAs发射极覆盖层501、 n—AlGaAs发射极层502、 p—GaAs基极层503、无掺杂 GaAs集电极层504a、带隙比集电极层504a大的n—AlGaAs辅助集电极层 505a、及n—InGaAs集电极覆盖层506。
另一方面，在HFET区域中，在半绝缘性GaAs衬底500上依次层叠发 射极覆盖层501、发射极层502、及基极层503。还依次层叠与集电极层 504a分离配置、由与集电极层504a相同的材料构成的、形成有沟道层504b 的无掺杂GaAs集电极层504c;与辅助集电极层505a分离配置，由与辅助 集电极层505a相同的材料构成的电子供给层505b;及集电极覆盖层506。
具有上述构造的半导体器件的制造方法包括将集电极覆盖层506蚀刻 为规定的形状使n—AlGaAs层表面露出的工序。另外，包括将n—AlGaAs 层及无掺杂GaAs层蚀刻为规定的形状，并在形成辅助集电极层505a的同 时，形成与辅助集电极层505a分离的电子供给层505b，并且在形成集电极 层504a的同时，形成与集电极层504a分离的集电极层504c，进而使基极 层503表面露出的工序。另外，包括将基极层503及发射极层502蚀刻为 规定的形状的工序。
在HBT区域中，在集电极覆盖层506、基极层503、及发射极覆盖层 501上分别形成集电极电极511、基极电极512、及发射极电极513。另一 方面，在HFET区域中，在集电极覆盖层506上形成源极电极514、及漏极 电极516，在电子供给层505b上形成栅极电极515。
但是，在该以往的半导体器件中，存在以下所示的几点问题。
艮P，在HBT区域中，由于在基极电极的下方存在活性化的发射极覆盖 层，因此向晶体管的基极施加正向偏压时，因电流从发射极到基极流动而 电流放大系数(hfe)下降，作为双极型晶体管的特性下降。
另外，由于在集电极层中形成以高杂质浓度掺杂的沟道层，因此在HBT 区域中，发生电场集中，集电极耐压下降。特别是，在活性层(例如图1 的沟道层504b)中使用InGaAs等带隙小的材料时，更容易引起因电场集中 的击穿。
进而，在HBT区域中，为了使HBT的集电极电阻减少而需要充分地提 高n—AlGaAs辅助集电极层的杂质浓度。但是，在这种情况下，由于电子 供给层由与辅助集电极层相同的材料构成，因此电子供给层的杂质浓度变高，HFET的栅极-漏极间的耐压就降低了。相反地，若使辅助集电极层为低 杂质浓度，则HBT的集电极电阻就恶化了。

发明内容
因此，本发明鉴于这样的问题点，作为第1目的，提供一种可防止集 电极耐压的降低、使集电极电阻减小的半导体器件及其制造方法。
另外，作为第2目的，提供一种hfe高的半导体器件及其制造方法。
为了达成上述目的，本发明的半导体器件，其特征在于具备在半导 体衬底的第1区域上形成的异质结双极晶体管、和在上述半导体衬底的第2 区域上形成的场效应晶体管；上述异质结双极晶体管具有在上述第1区域 上依次形成的第1导电型的发射极层、第2导电型的基极层、第1导电型 或无掺杂的集电极层、及第1导电型的辅助集电极层；上述基极层是带隙 比上述发射极层小的层；上述场效应晶体管具有由上述发射极层的一部分 构成的电子供给层、和形成在上述电子供给层的下方的沟道层。
这样一来，与以往的半导体器件不同，因为场效应晶体管的沟道层形 成在电子供给层的下方、即在发射极层的下方，从而不在集电极层中形成 沟道层。因此，在异质结双极晶体管中，电场集中不发生，可防止集电极 耐压的降低。
另外，电子供给层不是如以往的半导体器件那样由辅助集电极层的一 部分构成，而是由发射极层的一部分构成。因此，通过降低电子供给层的 掺杂量，可提高场效应晶体管的栅极一漏极间的耐压，而且可充分地提高 辅助集电极层的杂质浓度，而使异质结双极晶体管的集电极电阻减小。
另外，可以在同一衬底上形成高频特性出色的集电极在上型的异质结 双极晶体管、和同样高频特性出色的异质结型场效应晶体管。
另外，也可以上述异质结双极晶体管还具有在上述第1区域内形成的 第1导电型的发射极区域、与上述发射极区域相接的发射极电极、及与上 述基极层相接的基极电极；上述场效应晶体管还具有在上述第2区域内形 成的第1导电型的源极区域及漏极区域；上述发射极区域形成在上述第1 区域中的位于上述基极电极的下方的部分以外的部分。
这样一来，在位于半导体衬底的基极电极下方的部分未形成发射极区域，该部分未被离子注入，所以耗尽化。因此可防止从基极向发射极的空
穴的注入，可实现hfe高的高性能的异质结双极晶体管。
另外，也可以上述场效应晶体管还具有与上述源极区域相接的源极电
极、和与上述漏极区域相接的漏极电极，上述源极电极、上述漏极电极、
及上述发射极电极由相同材料构成。
这样一来，可同时形成发射极电极、源极电极及漏极电极，而不必追
加新的工序。因此，可降低处理成本。
另外，上述发射极电极、上述源极电极及上述漏极电极也可以在上述
发射极层及上述电子供给层之上形成上述材料后，通过使上述材料热扩散
而形成。
这样一来，可简略蚀刻发射极层的工序，可进一步降低处理成本。 另外，也可以上述场效应晶体管还具有栅极电极，上述基极电极及上
述栅极电极由相同材料构成。另外，也可以上述栅极电极形成在上述电子
供给层之上。
这样一来，可同时形成基极电极及栅极电极，而不必追加新的工序。 因此，可降低处理成本。
另外，也可以上述场效应晶体管还具有栅极电极，上述栅极电极由上 述基极层的一部分和与构成上述基极电极的材料相同的材料构成，且形成 在上述电子供给层之上。
这样一来，可形成具有p—n结栅极的HFET，可形成电流驱动能力高、 增强型的HFET (E—HFET)。
另外，本发明也可作为一种半导体器件的制造方法，其特征在于包含 以下工序第1生长工序，外延生长如下半导体层，并形成沟道层，该半 导体层形成有被注入了第1导电型离子种的层；注入工序，向上述半导体 衬底中注入第1导电型离子种；活性化工序，利用退火使上述半导体衬底 中的被注入了离子的部分活性化，形成第1导电型的源极区域、漏极区域 及发射极区域；第2生长工序，在上述沟道层上，依次外延生长第l导电 型的发射极层、带隙比上述发射极层小的第2导电型的基极层、及第1导 电型或无掺杂的集电极层。
这样一来，能够实现可防止集电极耐压的降低、使集电极电阻减小的半导体器件的制造方法。
其中，在上述第1电极形成工序中也可以在上述发射极层上形成
AuGe/Au系的金属后，为使上述金属与上述发射极区域、上述源极区域及上 述漏极区域进行欧姆接触，从上述发射极层之上使上述金属热扩散，从而 同时形成上述发射极电极、上述源极电极及上述漏极电极。
这样一来，可同时形成发射极电极、源极电极及漏极电极，而不必追 加新的工序，可降低处理成本。
另外，在上述第2电极形成工序中，还可以同时形成由上述Pt的单层 膜或层叠膜构成的上述基极电极及上述栅极电极。
这样一来，可同时形成基极电极及栅极电极，而不必追加新的工序， 可降低处理成本。
另外，还可以在上述露出工序中，为使上述基极层中的位于上述源极 区域和上述漏极区域之间的部分留下而去除上述基极层的一部分；在上述 第2电极形成工序中，在位于上述源极区域和上述漏极区域之间的基极层 之上形成由Pt的单层膜或层叠膜构成的栅极电极。
这样一来，可实现具有E—FET的半导体器件的制造方法。
若采用本发明，能够制造可防止集电极耐压的降低、使集电极电阻减 少的Bi—HFET。另外，可制造hfe高的Bi—HFET。
另外，可使用以往的GaAs工序，又几乎不追加新的工序，而在同一衬 底上形成高性能的集电极在上型的HBT和具有耗尽型、增强型等2个种类 的Vt的HFET。
另外，若采用本发明，可制造出相对以往的Bi—服MT构造，高频特性 出色、加工性出色的Bi—HFET。


通过以下叙述并结合附图举例说明一个具体的本发明的实施方式，本 发明的优势和特色将显而易见。在附图中
图1是示出以往的例子的半导体器件的图。
图2A是示出本发明的第1实施方式涉及的HBT及HFET集成电路的构 造的俯视图。图2B是示出同一集成电路的构造的剖面图(图2A的A—A'线上的剖 面图)。
图3是说明同一集成电路的制造方法的工序顺序的剖面图。 图4是为了说明本发明的第2实施方式涉及的HBT及HFET集成电路的 制造方法的工序顺序的剖面图。
具体实施例方式
参照附图，对本发明的实施方式中的HBT及HFET集成电路(Bi —HFET) 及其制造方法进行说明。 1.第l实施例
图2A是示出本发明的第1实施方式涉及的HBT及HFET集成电路的构 造的俯视图。另外，图2B是示出同一集成电路的构造的剖面图(图2A的A —A，线上的剖面图)。
该集成电路具有作为集电极在上型的HBT工作的区域(HBT区域)800 和作为HFET工作的区域(HFET区域)900。
在半绝缘性GaAs衬底101的形成了 HBT的第1区域上，依次形成第1 导电型的沟道层102、第1导电型的发射极层103、带隙比发射极层103小 的第2导电型的基极层104、第1导电型且低杂质浓度或无掺杂的集电极层
105、 第1导电型且以被掺杂成杂质浓度比集电极层105高的辅助集电极层
106、 及形成了集电极电极303的集电极覆盖层107。而且，n型是本发明 的第l导电型的一例，P型是本发明的第2导电型的一例。
具体地，在第1区域上，通过外延生长来形成由形成有n型的均匀掺 杂层或S掺杂层的InGaAs构成的沟道层102。另外，在沟道层102上，依 次层叠着厚度30nm的由以1X 1017cm—3掺杂成n型的InGaP构成的发射极层 103、厚度100nm的由以4X 1019cm—3掺杂成p型的GaAs构成的基极层104、 厚度600nm的由以1X 1016cm—3掺杂成n型的GaAs构成的集电极层105、厚 度30nm的由以5X10"cnTS掺杂成n型的GaAs构成的辅助集电极层106、 厚度50nm的由以lX1018cm—3以上掺杂成n型的InGaAs构成的集电极覆盖 层107。
在HBT区域800中，通过蚀刻将集电极覆盖层107、辅助集电极层106及集电极层105加工成台面(mesa)形状，形成集电极区域801。通过蚀刻 将基极层104加工成台面形状，形成基极区域802。发射极层103及发射极 接触区域108形成发射极区域803。通过向半绝缘性GaAs衬底101中注入 例如Se离子，使其一部分活性化成n型而形成发射极接触区域108。在发 射极接触区域108上，从发射极层103上热扩散AuGe/Ni/Au，形成与发射 极接触区域108相接的发射极电极301，在基极层104上，用非合金的 Pt/Ti/Pt/Au形成与基极层104相接的基极电极302。在集电极区域801上 的集电极覆盖层107上，用例如WSi形成与集电极覆盖层107相接的集电 极电极303。发射极接触区域108，形成在半绝缘性GaAs衬底101的位于 第1区域中的基极电极302的下方的部分以外的部分。而且，发射极接触 区域108是本发明的发射极区域的一例。
另一方面，在半绝缘性GaAs衬底101的形成了 HFET的第2区域上， 依次形成第1导电型的沟道层102、和第1导电型的电子供给层110。
具体地，在第2区域上，通过外延生长来形成由形成有n型的均匀掺 杂层或S掺杂层的InGaAs构成的沟道层102。另外，在沟道层102上，层 叠着由发射极层103的一部分构成的n型的电子供给层110。
在HFET区域900中，去除集电极覆盖层107、辅助集电极层106、集 电极层105及基极层104，形成由与发射极层103相同的材料构成的电子供 给层110、和位于电子供给层110之下的沟道层102,在电子供给层110之 上形成栅极电极306。向半绝缘性GaAs衬底101中注入例如Se离子，使其 一部分活性化成n型而形成源极区域901及漏极区域902。从发射极层103 上热扩散AuGe/Ni/Au，形成与源极区域901欧姆接触的源极电极304、及 与漏极区域902欧姆接触的漏极电极305。栅极电极306位于源极区域901 和漏极区域902之间。通过使Pt/Ti/Pt/Au与电子供给层110即InGaP层 肖特基接触而形成栅极电极306。
虽未图示，但在上述的各电极上，形成层间膜，还在层间膜上形成接 触孔，形成用于从那里引出电极的布线。
在HBT区域800和HFET区域900之间的区域上，通过He等离子注入 形成元件隔离区域600。利用该元件隔离区域600, HBT及HFET元件间电隔 离，排除相互间的电影响。例如，将沟道层102与HBT电隔离。而且，元件隔离区域600也可以不通过在HBT区域800和HFET区域900之间形成离 子注入的区域来形成，而是通过形成台面隔离区域来形成。
通过以上结构，可在同一衬底上形成高频特性出色的集电极在上型的 HBT、和同样高频特性出色的异质结型场效应晶体管。
如上那样，若采用本实施方式的集成电路，与以往的半导体器件不同, 因为HFET的沟道层形成在电子供给层的下方、即发射极层的下方，从而在 集电极层中未形成沟道层。因此，在HBT区域中，电场集中不发生，可防 止集电极耐压的降低。
另外，若采用本实施方式的集成电路，则在同一衬底上形成了HBT和 HFET的构造中，基极层中的形成有基极电极的部分的下方未形成离子注入 的部分，而耗尽化。因此，可防止从基极向发射极的空穴的注入，因而可 实现hfe高的高性能的HBT。
另外，若采用本实施方式的集成电路，电子供给层不是如以往的半导 体器件那样由辅助集电极层的一部分构成，而是由发射极层的一部分构成。 因此，通过设定电子供给层的掺杂量小于lX10'8cm—3，可提高HFET的栅极
一漏极间的耐压，而且可充分地提高辅助集电极层的杂质浓度而使集电极 电阻减少。
另外，若采用本实施方式的集成电路，则HBT及HFET通过离子注入隔 离或台面隔离而被电隔离。这时，在HBT及HFET之间只存在薄的沟道层， 因此可用低加速电压的注入隔离、或浅的台面隔离来简单地将元件之间隔 离。
接着，使用图3，对具有上述结构的集成电路的制造方法进行详细地 说明。图3是用于说明同一集成电路的制造方法的工序顺序的剖面图。
首先，在半绝缘性GaAs衬底101上，通过外延生长来形成由形成有n 型的均匀掺杂层或6掺杂层的InGaAs构成的沟道层102。(图3(a)及(b))。
接着，对半绝缘性GaAs衬底101的形成了发射极接触区域108、源极 区域901及漏极区域902的规定区域，进行例如Si离子、Te离子或Se离 子等的起到n型载流子功能的n型离子种的注入。例如，以加速电压30keV、 掺杂量1E14cm—3进行离子注入。
接着，通过热处理(退火)使离子被注入的区域活性化，形成发射极接触区域108、源极区域901及漏极区域902(图3 (c))。在本实施方式的 集成电路的制造方法中，由于通过使用了灯退火(lamp anneal)的迅速淬 火处理来进行热处理，因此沟道层102即InGaAs层的结晶性几乎未劣化。 接着，在半绝缘性GaAs衬底101上，通过外延生长依次层叠厚度30nm 的由以lX1017cm—3掺杂成n型的InGaP构成的发射极层103、厚度100nm 的由以4X 1019cm—3掺杂成p型的GaAs构成的基极层104、厚度600nm的由 以1 X 1016cm—3掺杂成n型或无掺杂的GaAs构成的集电极层105、厚度30nm 的由以5X1018cm—3的高杂质浓度掺杂成n型的GaAs构成的辅助集电极层 106、厚度50nm的由以1X 1018cm—3以上掺杂成n型的InGaAs构成的集电极 覆盖层107。其后，在集电极覆盖层107上溅射WSi而形成集电极电极303 (图3 (d))。
接着，形成光刻胶，蚀刻去除集电极电极303、集电极覆盖层107、辅 助集电极层106及集电极层105以成为规定的形状，直至基极层104露出 表面，形成集电极电极303和集电极区域801 (图3 (e))。
接着，蚀刻去除基极层104以成为规定的形状，直至发射极层103露 出表面，形成基极区域802。在该基极层104的蚀刻中，采用湿式蚀刻作为 蚀刻方法，使用磷酸系的物质作为蚀刻剂。因此，可在基极层104和发射 极层103即InGaP层之间得到高的选择比，可得到高的加工再现性(图3 (f))。
接着，在发射极层103即InGaP层中的形成了发射极接触区域108、 源极区域901及漏极区域902的部分之上，利用剥离法(lift-up)蒸镀形 成AuGe/Ni/Au金属，形成发射极电极301、源极电极304及漏极电极305。 其后，进行热处理，使发射极层103上的AuGe/Ni/Au金属热扩散，形成各 电极和离子注入后被活性化的半绝缘性GaAs衬底101的规定区域，即发射 极接触区域108、源极区域901及漏极区域902的欧姆接触(图3 (g))。 这时，被夹在源极电极304及漏极电极305间的发射极层103即InGaP层 成为电子供给层110。通过该工序，同时形成由相同材料构成的发射极电极 301、源极电极304及漏极电极305。
接着，形成光刻胶，在基极区域802露出表面的基极层104、和电子 供给层110即InGaP层中的源极区域901和漏极区域902之间形成了栅极电极306的部分之上，利用蒸镀剥离法形成Pt/Ti/Pt/Au = 30nm/50nm/50nm/100nm的层叠膜，形成基极电极302及栅极电极306 (图3 (h))。由于Pt对构成基极层104的p—GaAs是非合金且欧姆接触，另外 对构成电子供给层110的n—InGaP是肖特基接触，因此利用该工序，可同 时形成由相同材料构成的基极电极302及栅极电极306。这是因为只要基极 电极302及栅极电极306是包含Pt、 Pd的电极构造，则对基极层104形成 欧姆接触，对电子供给层110形成肖特基接触。因此，只要构成基极电极 302及栅极电极306的材料是Pt、 Pd的单层膜或层叠膜，并不限于 Pt/Ti/Pt/Au。
接着，形成光刻胶，对发射极层103及半绝缘性GaAs衬底101中的 HBT区域800及HFET区域900以外的部分进行He离子注入,形成元件隔离 区域600，进行元件间的电隔离(图3 (i))。
因以下工序是一般的方法而省略详细描述，经过形成SiN膜作为层间 膜来覆盖各晶体管的工序、将SiN膜中的形成了各电极的部分开口的工序、 在SiN膜的开口部形成用于引出各电极的布线的工序，在半绝缘性GaAs衬 底上，可同时形成高频特性出色的集电极在上型的HBT、和同样高频特性出 色的HFET。
如上那样，若采用本实施方式的集成电路的制造方法，则通过进行同 样的离子注入工序和热处理工序，可同时形成发射极接触区域、源极区域 及漏极区域，因此不必追加新的工序，可降低处理成本。
另外，若采用本实施方式涉及的集成电路的制造方法，则通过在发射 极层上利用蒸镀剥离法形成AuGe/Ni/Au，并进行热处理，可同时形成发射 极电极、源极电极及漏极电极，因此不必追加新的工序，可降低处理成本。
另外，若采用本实施方式涉及的集成电路的制造方法，从发射极层上 使金属热扩散而形成发射极电极、源极电极及漏极电极。在留下发射极层 的状态下利用热扩散形成电极时，可简略蚀刻发射极层的工序，进一步降 低处理成本。
而且，在本实施方式涉及的集成电路的制造方法中，则从发射极层上 使金属热扩散而形成了发射极电极、源极电极及漏极电极。但是，也可以 蚀刻去除形成了发射极层103的各电极的部分，在该去除的部分上形成各电极。
2.第2实施例
接着，使用图4，对本发明的第2实施方式涉及的HBT及HFET的集成 电路的制造方法进行详细说明。图4是用于说明同一集成电路的制造方法 的工序顺序的剖面图。
首先，在半绝缘性GaAs衬底101上，通过外延生长来形成由形成有n 型的均匀掺杂层或S掺杂层的InGaAs构成的沟道层102。(图4U)及(b))。
接着，对半绝缘性GaAs衬底101的形成了发射极接触区域108、源极 区域901及漏极区域902的规定区域，进行例如Se离子等的起到n型载流 子功能的离子种的注入。例如，以加速电压30keV、掺杂量1X10"cm—3进 行离子注入。
接着，通过热处理使离子被注入的部分活性化，形成发射极接触区域 108、源极区域901及漏极区域902(图4 (c))。在本实施方式的集成电路 的制造方法中，由于通过使用了灯退火的迅速淬火工序来进行热处理，因 此沟道层102即InGaAs层的结晶性几乎未劣化。
接着，在半绝缘性GaAs衬底101上，通过外延生长依次层叠厚度30nm 的由以1X10"cm—3掺杂成n型的InGaP构成的发射极层103、厚度100nm 的由以4X1019cm—3掺杂成p型的GaAs构成的基极层104、厚度600nm的由 以1 X 1016011一3掺杂成n型或无掺杂的GaAs构成的集电极层105、厚度30nm 的由以5X1018cm—3的高杂质浓度掺杂成n型的GaAs构成的辅助集电极层 106、厚度50nm的由以1 X 1018cm—3以上掺杂成n型的InGaAs构成的集电极 覆盖层107。其后，在集电极覆盖层107上溅射WSi而形成集电极电极303 (图4(d))。
接着，形成光刻胶，蚀刻去除集电极电极303、集电极覆盖层107、辅 助集电极层106及集电极层105以成为规定的形状，直至基极层104露出 表面，形成集电极电极303和集电极区域801 (图4 (e))。
接着，蚀刻去除基极层104以成为规定的形状，直至发射极层103露 出表面，形成基极区域802。这时，蚀刻去除基极层104的一部分以使基极 层104中的位于源极区域901和漏极区域902之间的部分，即位于形成有 栅极电极306的电子供给层110上的部分留下。在该基极层104的蚀刻中，采用湿式蚀刻作为蚀刻方法，使用磷酸系的物质作为蚀刻剂。因此，可在
基极层104和发射极层103即InGaP层之间得到高的选择比，可得到高的 加工再现性(图4 (f))。
接着，在发射极层103即InGaP层中的形成有发射极接触区域108、 源极区域901及漏极区域902的部分上，利用剥离法蒸镀形成AuGe/Ni/Au 金属，形成发射极电极301、源极电极304及漏极电极305。其后，进行热 处理，使发射极层103上的AuGe/Ni/Au金属热扩散，形成与各电极和离子 注入后被活性化的半绝缘性GaAs衬底101的规定区域，即发射极接触区域 108、源极区域901及漏极区域902的欧姆接触(图4 (g))。这时，被夹在 源极电极304及漏极电极305间的发射极层103即InGaP层成为电子供给 层IIO。通过该工序，同时形成由相同材料构成的发射极电极301、源极电 极304及漏极电极305。
接着，形成光刻胶，在基极区域802露出表面的基极层104，和电子 供给层110上的基极层104即p—GaAs层上、也就是位于源极区域901和 漏极区域902之间的基极层104之上，利用蒸镀剥离法形成Pt/Ti/Pt/Au =30nm/50nm/50niD/100nm的层叠膜，形成基极电极302及栅极电极306 (图 4 (h))。由于Pt对构成基极层104的p—GaAs是非合金且欧姆接触，因此 利用该工序，可同时形成低集电极电阻的基极电极302和p—n结FET的栅 极电极306。这是因为只要基极电极302及栅极电极306是包含Pt、 Pd的 电极构造，则对基极层104形成欧姆接触。因此，只要构成基极电极302 及栅极电极306的材料是Pt、Pd的单层膜或层叠膜,并不限于Pt/Ti/Pt/Au。
接着，形成光刻胶，对发射极层103及半绝缘性GaAs衬底101中的 HBT区域800及HFET区域900以外的部分进行He离子注入，形成元件隔离 区域600，进行元件间的电隔离(图4 (i))。
因以下工序是一般的方法而省略详细描述，经过形成SiN膜作为层间 膜来覆盖各晶体管的工序、将SiN膜中的形成了各电极的部分开口的工序、 在SiN膜的开口部形成用于引出各电极的布线的工序，在半绝缘性GaAs衬 底上，可同时形成高频特性出色的集电极在上型的HBT、和同样高频特性出 色的HFET。
如上那样，若采用本实施方式涉及的集成电路的制造方法，在被留在电子供给层之上的基极层上蒸镀金属而形成栅极电极。因此，可形成具有P
—n结栅极的HFET，可形成电流驱动能力高、增强型的HFET (E—HFET)。
以上，基于实施方式，对本发明的半导体器件进行了说明，但本发明 并不限于该实施方式。在不脱离本发明的要旨的范围内，本领域的技术人 员实施的各种变形都包含在本发明的范围内。
例如，在上述实施方式中，发射极由InGaP构成，但只要是带隙大的 半导体材料，则并不局限于此，例如也可以由AlGaAs构成。另外，半导体 衬底由半绝缘性的GaAs构成，但只要是半导体材料，则并不局限于此，例 如也可以由InP系的材料、GaN系的材料构成。
另外，在上述实施方式中，沟道层由InGaAs构成，但只要是形成二维 电子气那样的材料，则并不局限于此，例如也可以由GaAs构成。
另外，在上述实施方式中使用的材料、膜厚、电极构造等是一个例子， 本发明并不限于此例。
另外，在上述实施方式中，作为本发明的半导体器件，示例出在同一 衬底上形成增强型的HFET (E—FET)及HBT的集成电路和在同一衬底上形 成耗尽型的HFET及HBT的集成电路。但是，本发明的半导体器件也可以是 在同一衬底上形成增强型的HFET、耗尽型的HFET及HBT的E/D型HFET及 HBT混载的集成电路。
.另外，在上述实施方式中，HFET的沟道层通过外延生长来形成，但也 可以利用离子注入来形成。
工业上的可应用性
本发明可应用于半导体器件，特别是HBT及HFET的集成电路的制造方 法等。
权利要求
1.一种半导体器件，其特征在于，具备在半导体衬底的第1区域上形成的异质结双极晶体管、和在上述半导体衬底的第2区域上形成的场效应晶体管；上述异质结双极晶体管具有在上述第1区域上依次形成的第1导电型的发射极层、第2导电型的基极层、第1导电型或无掺杂的集电极层、及第1导电型的辅助集电极层；上述基极层是带隙比上述发射极层小的层；上述场效应晶体管具有由上述发射极层的一部分构成的电子供给层、和形成在上述电子供给层的下方的沟道层。
2. 如权利要求1所记载的半导体器件，其特征在于， 上述异质结双极晶体管还具有在上述第1区域内形成的第1导电型的发射极区域、与上述发射极区域相接的发射极电极、及与上述基极层相接 的基极电极；上述场效应晶体管还具有在上述第2区域内形成的第1导电型的源极 区域及漏极区域；上述发射极区域形成在上述第1区域中的位于上述基极电极的下方的 部分以外的部分。
3. 如权利要求1所记载的半导体器件，其特征在于， 上述沟道层通过注入第1导电型离子种来形成。
4. 如权利要求1所记载的半导体器件，其特征在于， 上述沟道层通过在上述半导体衬底上外延生长如下半导体层来形成，该半导体层形成有被注入了第1导电型离子种的层。
5. 如权利要求1所记载的半导体器件，其特征在于， 上述半导体器件还具备将上述第2区域的沟道层与上述异质结双极晶体管电隔离的隔离区域，上述隔离区域通过在上述沟道层进行离子注入、或形成台面隔离区域 来形成。
6. 如权利要求2所记载的半导体器件，其特征在于，上述场效应晶体管还具有与上述源极区域相接的源极电极、和与上述 漏极区域相接的漏极电极，上述源极电极、上述漏极电极、及上述发射极电极由相同材料构成。
7. 如权利要求6所记载的半导体器件，其特征在于， 通过在上述发射极层及上述电子供给层之上形成上述材料后，使上述材料热扩散而形成上述发射极电极、上述源极电极及上述漏极电极。
8. 如权利要求2所记载的半导体器件，其特征在于， 上述场效应晶体管还具有栅极电极，上述基极电极及上述栅极电极由相同材料构成。
9. 如权利要求8所记载的半导体器件，其特征在于， 上述栅极电极形成在上述电子供给层之上。
10. 如权利要求2所记载的半导体器件，其特征在于，上述场效应晶体管还具有栅极电极，上述栅极电极由上述基极层的一部分和与构成上述基极电极的材料相 同的材料构成，且形成在上述电子供给层之上。
11. 如权利要求l所记载的半导体器件，其特征在于， 上述半导体衬底由GaAs构成，上述发射极层由InGaP构成。
12. 如权利要求8所记载的半导体器件，其特征在于， 构成上述基极电极及上述栅极电极的材料是含有Pt的单层膜或层叠膜。
13. —种半导体器件的制造方法，其特征在于包含以下工序第1生长工序，在半导体衬底上外延生长如下半导体层，并形成沟道 层，该半导体层形成有被注入了第l导电型离子种的层；注入工序，向上述半导体衬底中注入第l导电型离子种；活性化工序，利用退火使上述半导体衬底中的被注入了离子的部分活 性化，形成第l导电型的源极区域、漏极区域及发射极区域；第2生长工序，在上述沟道层上，依次外延生长第1导电型的发射极 层、带隙比上述发射极层小的第2导电型的基极层、及第1导电型或无掺 杂的集电极层。
14. 如权利要求13所记载的半导体器件的制造方法，其特征在于， 在上述第l生长工序中，外延生长形成有S掺杂层的InGaAs层； 在上述注入工序中，向上述半导体衬底中注入Si离子、Te离子或Se离子；在上述第2生长工序中，依次外延生长由n型的InGaP构成的发射极 层、由p型的GaAs构成的基极层、n型或无掺杂的集电极层、及杂质浓度 比上述集电极层高的n型的辅助集电极层；上述半导体器件的制造方法还包含以下工序露出工序，去除上述集电极层、上述辅助集电极层及上述基极层的一 部分，使上述基极层及上述发射极层的表面露出；第1电极形成工序，形成与上述源极区域相接的源极电极、与上述漏 极区域相接的漏极电极、与上述发射极区域相接的发射极电极；第2电极形成工序，形成与上述基极层相接的基极电极，在上述发射 极层中的位于上述源极区域和上述漏极区域之间的部分之上形成栅极电 极。
15. 如权利要求14所记载的半导体器件的制造方法，其特征在于， 在上述第1电极形成工序中，在上述发射极层上形成AuGe/Au系的金属后，为使上述金属与上述发射极区域、上述源极区域及上述漏极区域进 行欧姆接触，从上述发射极层之上使上述金属热扩散，来同时形成上述发 射极电极、上述源极电极及上述漏极电极。
16. 如权利要求14所记载的半导体器件的制造方法，其特征在于， 在上述第2电极形成工序中，同时形成由上述Pt的单层膜或层叠膜构成的上述基极电极及上述栅极电极。
17. 如权利要求14所记载的半导体器件的制造方法，其特征在于， 在上述露出工序中，去除上述基极层的一部分而使位于上述基极层中的上述源极区域和上述漏极区域之间的部分留下；在上述第2电极形成工序中，在位于上述源极区域和上述漏极区域之 间的基极层之上形成由Pt的单层膜或层叠膜构成的栅极电极。
全文摘要
本发明的目的在于提供一种可防止集电极耐压的降低、使集电极电阻减小的半导体器件及其制造方法。本发明涉及的半导体器件具备在半绝缘性GaAs衬底的第1区域上形成的HBT、和在半绝缘性GaAs衬底的第2区域上形成的HFET，HBT具有在第1区域上依次形成的第1导电型的发射极层、带隙比发射极层小的第2导电型的基极层、第1导电型或无掺杂的集电极层、及杂质浓度比集电极层高的第1导电型的辅助集电极层；HFET具有由发射极层的一部分构成的电子供给层、和形成在电子供给层的下方的沟道层。
文档编号H01L27/04GK101320733SQ200810110388
公开日2008年12月10日 申请日期2008年6月4日 优先权日2007年6月4日
发明者宫岛贤一, 宫本裕孝, 村山启一, 田村彰良 申请人:松下电器产业株式会社