专利名称：非易失性半导体存储器件的制作方法
技术领域：
本发明涉及半导体电路器件，尤其涉及在随着电源电路缩小而芯 片面积缩小中有效的技术。
背景技术：
开发出j口闪速EPROM (Electrically Eraseable and Programmable ROM:可擦可编程只读存储器)那样的非易失性半导体存储器作为便 携用终端、数字照相机以及便携用计算机卡等装置中的高密度存储介 质。为了将存储器单元作为上述存储介质而使用，除了要求通过提高 集成度来降低成本之外，还要求降低功耗。尤其是在闪速存储器中在 增大集成度的同时还需要一次重写大量数据，因此，降低耗电是重要 的。
在通常的闪速存储器中，为了对单元进行写入、擦除而内置有产 生高于电源电压的电压的电荷泵电路即升压电路。该电荷泵电路的构 成充电路径和放电路径的开关使用MOS晶体管，由充电路径对充电 电容器施加输入电源来存储电荷，并进一 步由放电^各径对充电电容器 施加输入电源而增加到充电电荷中，将该相加后的电荷移至输出用电 容器，从而来进行电压的升压。此时，为了得到较高的存储器工作电 压而需要连接多级电荷泵电路，因此导致电路面积增加。即，越是较 高的存储器工作电压，电荷泵电路的占有面积就越大。因此，降低在 电荷泵电路中产生的电压而使存储器工作，是可以缩小芯片面积和降 低功耗的重要因素。
在此，在专利文献1中公开了如下技术在分裂栅(split gate) 式存储器单元中，在进行擦除动作时对存储器栅极施加负电压，从而 来进行擦除动作。在这样的擦除动作中，为了施加负电压而需要负电
源。在此，电荷泵电3各包括正电源用的电荷泵电路和负电源用的电荷 泵电路，在由电荷泵电路进行的擦除动作中，仅负电源用电荷泵电路 有助于产生负电源，因此，需要具有能达到擦除电压能力的较大的负 电源发生用电荷泵电路。
申请人对公知文献进行了调查，结果发现以下文献作为本发明的 关l"关技术。
在专利文献2中公开了如下技术在NAND型闪速存储器中，在 字线的上部形成增压板，在进行程序工作时施加于增压板上的电压增 加，^v而利用电容耦合来增加字线的电压。
在专利文献3中公开了如下技术在NAND型闪速存储器中，对 选择字线施加了写入电压后，对相邻的写入非选择字线施加增压电 压，从而利用两字线之间的电容耦合来对选4奪字线电位进行升压。
在专利文献4中公开了如下技术在双MONOS ( Meta卜Oxide 一 Niride - Oxide — Semiconductor )型存4诸器单元中，利用选择栅极字 线之间的电容耦合来将选择栅极电位升压至适于读出的电位。
在专利文献5中公开了如下技术在NAND型闪速存储器中，通 过使相邻的字线为浮置状态，来减小字线的CR延迟。
专利文献1:日本特开2004- 186452号公报
专利文献2:日本特开平11 - 163306号^>净艮
专利文献3:日本特开2006 - 302411号乂>冲艮
专利文献4:日本特开2003 - 151290号公报
专利文献5:日本特开2005 - 285185号公净艮
发明内容
在专利文献1公开的技术中，由于需要具有能达到擦除电压能力 的较大的负电源发生用电荷泵电路，因此，即使使存储器单元阵列区 域内的存储器单元微细化，在用同一擦除电压进行擦除时，也还是需 要较大的电荷泵电路。因此，即使使存储器单元更加微细化，也不会 关系到负电源发生用电荷泵电路的占有面积的缩小。由此，仅是利用
存储器单元的微细化来缩小存储器单元阵列，难以有效缩小芯片面 积。
在上述专利文献2~4中公开的方法是在进行程序或读出动作时 所使用的技术，并非着眼于使用负电压的擦除动作。因此，对于负电 压发生用电荷泵电路没有任何记载。因此，即使应用了专利文献l所 公开的技术，即使关系到降低正电压发生用电荷泵电路的面积，也不 会关系到降低负电压发生用电荷泵电路的占有面积。
根据专利文献2 ~ 4 ，由于利用相邻的栅电极之间的电容耦合来对 所希望的栅电极的电位进行升压，因此，不需要相当于升压量的电荷 泵电路，能够缩小电路面积。例如，当利用栅电极G2的电位变化来 对栅电极G1的电位进行升压时，以(栅电极G1的电位升压)=(栅 电极Gl与栅电极G2的电容耦合比)x (栅电极G2的电位变化)来 表示，能够缩小相当于该升压量的电荷泵电路面积。但是，其中，关 于(栅电极Gl与栅电极G2的电容耦合比)是取决于存储器单元构 造的值，因此，若要进一步提高(斥册电极G1的电位升压)，需要增 大(栅电极G2的电位变化)，可升压的电压范围受到限制。
本发明的目的在于提供一种如下的非易失性半导体存储器件缩 小产生使用负电压来进行擦除动作的存储器单元的负电压的电荷泵 电路面积、芯片面积较小。
本发明的另 一 目的在于提供如下这样的非易失性半导体存储器 件通过使取决于存储器单元构造和栅电极G2的电位变化量的可升 压的电压量变得可进一步升压，从而不限于缩小负电源发生用电荷泵 电路面积，还可縮小产生正负电源的电荷泵电路面积，且芯片面积较 小。
简单说明本发明申请所公开的发明中具有代表性的技术方案的
概要如下。
本发明的非易失性半导体存储器件，具有半导体衬底、形成于上 述半导体衬底上的第 一 电荷存储膜、形成于上述第 一 电荷存储膜上的
第一栅电极、与上述第一栅电极相邻而形成的第二栅电极、用于控制
上述第一栅电极和上述第二栅电极的电位的控制电路，在进行与存储 于上述第 一 电荷存储膜上的电荷量对应的数据的擦除动作时，上述控 制电路进行工作，以向上述第一栅电极供给第一电位，向上述第二栅 电极供给第二电位，其后，上述控制电路进行工作，以使上述第一栅 电极成为浮置状态，其后，为使上述第一栅电极的电位从上述第一电 位成为低于上述第一电位的负第三电位，上述控制电路进行工作，以 向上述第二栅电极供给低于上述第二电位的第四电位。
本发明的另一非易失性半导体存储器件，具有半导体衬底、形成 于上述半导体衬底上的第一电荷存储膜、形成于上述第一电荷存储膜 上的第一栅电极、与上述第一栅电极相邻而形成的第二栅电极、形成 于上述半导体衬底上的第二电荷存储膜、形成于上述第二电荷存储膜 上的第三4册电极、与上述第三栅电极相邻而形成的第四4册电极、用于 控制上述第一栅电极、上述第二栅电极、上述第三栅电极和上述第四 栅电极的电位的控制电路，在进行与存储于上述第二电荷存储膜上的 电荷量对应的数据的重写动作时，上述控制电路进行工作，以向上述 第一栅电极供给第一电位，向上述第二栅电极供给第二电位，向上述 第三栅电极供给第三电位，向上述第四栅电极供给第四电位，上述控 制电路进行工作，以使上述第一栅电极和上述第三栅电极成为浮置状 态，为使上述第一栅电极的电位变成第五电位，上述控制电路进行工 作，以向上述第二栅电极供给第六电位，其后，为成为上述第三电位 和上述第六电位之间的中间电位、即第七电位，上述控制电路进行工 作，将上述第一栅电极和上述第三栅电极电连接，其后，上述控制电 路进行工作，通过电切断上述第三栅电极和上述第一栅电极来使上述 第一栅电极和上述第三栅电极成为浮置状态，其后，为使上述第三栅 电极的电位变成第八电位，上述控制电^各进行工作，以向上述第四栅 电极供给第九电位，在上述第六电位大于上述第二电位时，上述第九 电位大于上述第四电位，在上述第六电位小于上述第二电位时，上述 第九电位小于上述第四电位。
本发明的另一非易失性半导体存储器件，具有半导体衬底、形成于上述半导体衬底上的第一电荷存储膜、形成于上述第一电荷存储 膜上的第一栅电极、与上述第一栅电极相邻而形成的第二栅电极、形 成于上述半导体衬底上的第二电荷存储膜、形成于上述第二电荷存储 膜上的第三栅电极、与上述第三栅电极相邻而形成的第四栅电极、用 于使上述第一栅电极为浮置状态的第一开关、用于使上述第二栅电极 为浮置状态的第二开关。
在本申请公开的发明的非易失性半导体存储器件中，能够减小负 电源发生用电荷泵电路的规模或消除该电路本身，或者能够减小正电 源发生用电荷泵电路的规模，能够缩小芯片面积。
图1是实施方式1的非易失性半导体存储器件的框图。
图2是表示实施方式1的非易失性半导体存储器件中的存储器单 元的剖一见图。
图3是表示实施方式1的存储器栅极与相邻的存储器栅极的连接 区域的局部俯视图。
图4是使实施方式1的存储器栅极为浮置状态的开关晶体管区域 的等效电^各图。
图5是用于使实施方式1的存储器栅极与另一存储器栅极连接的
开关晶体管区域的等效电路图。
图6是表示实施方式1的非易失性半导体存储器件中的擦除动作
的时序图。
图7是用于说明图6的擦除动作的图。
图8是接着图7用于说明图6的擦除顺序的图。
图9是接着图8用于说明图6的擦除顺序的图。
图IO是接着图9用于说明图6的擦除顺序的图。
图11是接着图IO用于说明图6的擦除顺序的图。
图12是表示实施方式2的非易失性半导体存储器件中的擦除动
作的时序图。
图13是使实施方式3的存储器栅极为浮置状态的开关晶体管区 域的等效电路图。
图14是用于使实施方式3的存储器栅极与另一存储器栅极连接 的开关晶体管区域的等效电路图。
图15是表示实施方式3的非易失性半导体存储器件中的擦除动 作的时序图。
图16是用于说明图15的擦除动作的图。 图17是接着图16用于说明图15的擦除顺序的图。 图18是接着图17用于说明图15的擦除顺序的图。 图19是接着图18用于说明图15的擦除顺序的图。 图20是接着图19用于说明图15的擦除顺序的图。 图21是接着图20用于说明图15的擦除顺序的图。 图22是接着图21用于说明图15的擦除顺序的图。 图23是接着图22用于说明图15的擦除顺序的图。 图24是接着图23用于说明图15的擦除顺序的图。 图25是表示实施方式4的非易失性半导体存储器件中的存储器 单元的剖一见图。
图26是表示实施方式4的存储器栅极与相邻的存储器栅极的连 接区域的局部俯视图。
图27是使实施方式4的存储器栅极为浮置状态的开关晶体管区 域的等效电路图。
图28是用于使实施方式4的存储器栅极与另一存储器栅极连接 的开关晶体管区域的等效电路图。
图29是使实施方式4的选择栅极为浮置状态的开关晶体管区域 的等效电路图。
图30是表示实施方式4的非易失性半导体存储器件中的擦除动
作的时序图。
图31是用于说明图30的擦除动作的图。
图32是接着图31用于说明图30的擦除顺序的图。
图33是接着图32用于说明图30的擦除顺序的图。 图34是接着图33用于说明图30的擦除顺序的图。 图35是接着图34用于说明图30的擦除顺序的图。 图36是接着图35用于说明图30的擦除顺序的图。 图37是表示实施方式5的存储器栅极与相邻的存储器栅极的连
接区域的局部俯视图。
图38是使实施方式5的字线为浮置状态的开关晶体管区域的等
效电^各图。
图39是用于使实施方式5的字线与另一字线连接的开关晶体管
区域的等效电路图。
图40是表示实施方式5的非易失性半导体存储器件中的擦除动
作的时序图。
图41是用于说明图40的擦除动作的图。
图42是接着图41用于说明图40的擦除顺序的图。
图43是接着图42用于说明图40的擦除顺序的图。
图44是接着图43用于说明图40的擦除顺序的图。
图45是接着图44用于说明图40的擦除顺序的图。
图46是表示实施方式6的非易失性半导体存储器件中的存储器
单元的剖视图。
图47是表示实施方式7中的存储器单元阵列构成的一例子的图。
图48是表示将图47中的1个存储器网内的各存储器块连接的开 关晶体管的示意图。
图49是包括图48的开关晶体管的等效电路图。
图50是表示实施方式7的非易失性半导体存储器件中的擦除动 作的一部分的时序图。
图51是表示实施方式8中的存储器单元阵列构成的一例子的图。
图52是包括图51的开关晶体管的等效电路图。
图53是表示实施方式8的非易失性半导体存储器件中的擦除动 作的一部分的时序图。
图54是包括实施方式9的非易失性半导体存储器件中的开关晶 体管的等效电路图。
图55是表示实施方式9的非易失性半导体存储器件中的擦除动 作的一部分的时序图。
图56是表示在实施方式10的非易失性半导体存储器件中，使用 FN隧道电流的擦除方式与使用带间隧道现象的擦除方式所需要的每 1个单元中的擦除电流的图。
图57是表示实施方式12中的开关晶体管的构成例的图。
图58是表示实施方式13中的开关晶体管的构成例的图。
具体实施例方式
以下，参照附图详细说明本发明的实施方式。在用于说明实施方 式的所有附图中，原则上对同样的构件标注相同的附图标记。 (实施方式1 )
图1表示实施方式1所示的非易失性半导体存储器件的框图。实 施方式1的非易失性半导体存储器件包括控制电路1、输入输出电路 2、地址緩冲器3、行译码器4、列译码器5、校验读出放大电路6、 高速读出放大电路7、写入电路8、存储器单元阵列9以及电源电路 10等。控制电路1暂时保存由连接目标的微型计算机等主机输入的控 制用信号并进行工作逻辑的控制。控制电路1进行存储器单元阵列9 内的存储器单元的栅电极的电位控制，对此将在后详细叙述。输入输 出电路2输入输出自存储器单元阵列9读出的或向存储器单元阵列9 写入的数据、程序数据等各种数据。地址緩沖器3暂时保存自外部输 入的地址。
地址緩沖器3分别与行译码器4及列译码器5连接。行译码器4 基于自地址緩冲器3输出的行地址进行译码，列译码器5基于自地址 緩冲器3输出的列地址进行译码。校验读出放大电路6是用于擦除/ 写入校验的读出放大器，高速读出放大电路7是在数据读出时所使用 的读出用读出放大器。写入电路8锁存经输入输出电路2输入的写入
数据，进行数据写入的控制。电源电路10包括用于生成在数据写入、 擦除、校验时等所使用的各种电压的电源发生电路；以及生成任意电 压值来提供给写入电路的电流修整电路11等。
存储器单元阵列9将作为存储最小单元的存储器单元合乎规则地 排列成矩阵状。图2表示设于该存储器单元阵列9中的存储器单元的 剖视图。该存储器单元在硅衬底100上分开形成有使存储器工作的栅 电极101 (MG)(存储器栅极)、和进行单元选择的栅电极102(CG)
(选择栅极、控制栅极)。存储器栅极的栅绝缘膜是由氧化硅膜103 和氧化硅膜104这两个氧化硅膜夹着作为电荷存储膜的氮化硅膜105 的构造，成为所谓的MONOS ( Metal — Oxide — Niride - Oxide -Semiconductor)构造，通过对氮化硅模105注入或释放电荷来作为存 储器进行工作。由于存储器栅极和选择栅极在存储器单元阵列9内平 行配置，因此成为两栅极之间的电容较大、相对于存储器栅极而言的 选择栅极的电容耦合比(例如电容耦合比0.8)较大的构造。另夕卜， 106、 107分别是存储器单元的扩散层。
接着，作为该存储器单元的基本动作，对(1)写入、(2)擦除、
(3)读出这三个动作进行说明。在本说明书中，将在电荷存储膜内 增加电荷的动作作为写入动作，将减少电荷的工作作为擦除动作。在 实施方式1中，为了便于说明，对用由n沟道型MOS形成的存储器 单元进行说明，但在原理上也同样能够适用于由p沟道型MOS形成 的存储器单元。
(1 )写入动作时，对存储器栅极侧扩散层106施加正电位(4.5V)， 对选择栅极侧扩散层107施加与衬底相同的接地电位。通过对存储器 栅极101施加较高的斥册极过驱动电压(10V),从而使存储器斥册极下 方的沟道成为导通状态。在此，通过使选择栅极102的电位为比阈值 高出例如0.1 ~ 0.2V的值，使其成为导通状态。在该电压条件下，在 存储器栅极_选择栅极之间下方的沟道区域产生较强的电场，产生较 多的热电子。通过将所产生的热电子的一部分注入存储器栅极侧来进 行写入。通常，该现象被称作源极端注入(source side injection: SSI)。(2) 擦除动作时，通过对存储器栅极(栅电极101 )施加负电位
(-6V),对存储器^H及侧扩散层106施加正电位(6V)，从而在 扩散层端部的存储器栅极与扩散层106重叠的区域产生强反转，由此 引起带间隧道现象，能够生成空穴。在该存储器单元中，产生的空穴 向沟道方向加速，被存储器栅极的偏压吸引而注入到氮化硅膜105中， 由此进行擦除动作。即，可通过注入空穴来降低通过注入热电子而上 升了的存储器栅极的阈值，由此进行擦除。
(3) 在读出动作时，通过对选择栅极侧扩散层107施加正电位 (1.5V),对选择栅极102施加正电位(1.5V),'从而使选择栅极下
方的沟道为导通状态。在该状态下，施加能够判别由写入/擦除状态所 给予的存储器栅极的阈值差的适当的存储器栅极电位(例如0V), 从而能够使得在写入状态下在存储器栅极的沟道中流过电流、在擦除 状态下在存储器栅极的沟道中几乎不流过电流。因此，能够利用存储 器栅极的沟道中流过的电流来判别存储器单元的写入/擦除状态。
图3表示图1中的存储器单元阵列9 (MCA),是在实施方式1 的阵列构成中表示存储器栅极与相邻的存储器栅极之间的连接区域 的局部俯视图。在存储器单元阵列MCA内有规则地排列着图2所示 的存储器栅极MG和选4f^册极CG,这些存储器4册纟及MG和选择栅极 CG相对于多个存储器单元成为共用栅极。在存储器单元阵列9 (MCA)内设有开关晶体管A ( SW: A)区域和开关晶体管B ( SW: B)区域，设置开关晶体管A(SW: A)区域，以便于能够将存储器 栅极MG和行译码器4连接或关断，设置开关晶体管B(SW: B)区 域，以便于能够将存储器栅极MG彼此之间连接或关断。通过使开关 晶体管A(SW: A)区域的开关晶体管为截止状态，可使存储器栅极 MG为浮置状态，在图3中的本阵列构成中，存储器栅极MG1 MG8 分别与各金属布线Ml ~M8连接，每8个存储器栅极MG借助接点 和金属布线(Ml ~M8)而相互电连接。而且，能够由l个金属布线 的电位来控制所连接的存储器栅极MG。在本说明书中，将该1个金 属布线称为l个系统。在图3中，是由8个系统构成的例子，各布线
分别与8个一组的存储器栅极MG连接。这些8个系统的布线(M1 ~ M8)可分别独立地进行电压控制。另外，对于选择栅极CG,也可以 对每 一 个分别独立地进行电位控制。
图4是开关晶体管A(SW: A)区域的等效电路。金属布线M1 ~ M8是分别与图3的系统1 ~ 8、即存储器4册极MG1 ~ MG8连接的布 线。图4的金属布线M1 M8分别配置有开关晶体管，能够将图3 中的存储器栅极MG1 MG8与行译码器4电连接或关断。各开关晶 体管的栅电极与布线SW: A1 SW: A8连接，能够独立控制。例如 可由开关晶体管Al(布线SW:与Al连接的开关晶体管)的ON/OFF 来对控制存储器栅极MG1的系统1进行通电/浮置状态的控制。
图5是开关晶体管B(SW: B)区域的等效电路。金属布线M1 M8是图3的金属布线M1 M8的布线。金属布线Ml与金属布线 M2的布线经晶体管的源极、漏极而相连接。如图所示，金属布线M2 与金属布线M3、金属布线M3与金属布线M4、金属布线M5与金属 布线M6、金属布线M6与金属布线M7、金属布线M7与金属布线 M8、金属布线M8与金属布线Ml分别由不同的晶体管而相连接。采 用这样的构成，例如存储器栅极MG1与存储器栅极MG2能够通过晶 体管的通断工作而被电连接或关断。如图所示，为了控制晶体管的通 断工作，各晶体管的栅极分别与各布线SW: B1 SW: B8连接。在 存储器单元阵列MCA内表示出擦除块EB，在本说明书中，由一组存 储器栅极MG1 ~存储器栅极MG8构成擦除块。
图6是实施方式1的非易失性半导体存储器件中的擦除动作的时 序图的一部分的图。图7~图11是用于说明擦除动作的图。作为擦除 对象的存储器单元是包括存储器栅极MG1的存储器单元或包括存储 器栅极MG2的存储器单元。在本申请说明书中所使用的"降压"是 指在电压值为负值的情况下、以绝对值表示从较小值向较大值变化。 在本说明书的实施方式中，只要未特别限定，由图l所示的控制电路 1的工作来进行向存储器栅极、选择栅极供给电位以及各种开关晶体 管的导通/截止动作。
为了明确图6所示的顺序所表示的部位，首先，简单说明图7。
图7示出与图3的存储器栅极MG和选择栅极CG延伸所在区域的延 伸方向垂直的方向上的衬底的剖视图的一部分。在图7中，仅表示存 储器栅极MG1 ~MG3和选择栅极CGI ~ CG3。在图7中，存储器栅 极MG1和选择栅极CG1如图2所示那样构成1个存储器单元。S和 D分别表示存储器单元的源极区域和漏极区域，是扩散层。在图7中， 为了便于说明，也包括表示了配置于图3的开关晶体管区域A和B 中的晶体管SW: Al (Al ) ~SW: A3 ( A3 ) 、 SW: Bl (Bl ) 、 SW: B7(B7) ~SW: B8 ( B8 )。对于晶体管的附图标记使用与布线相同 的附图标记。图6是表示图7~图11中的整个擦除动作中的时序的工 作波形图，对于各时序下的存储器单元的电极的连接关系在图7~图 11中进行说明。
首先，在时刻t0，对存储器单元侧的扩散层(漏极区域D)施加 6V，对选择栅极侧的扩散层(源极区域S)施加2V。分别控制存储 器栅极MG1和存储器栅极MG2的通电/浮置状态的开关晶体管Al (SW: Al)和开关晶体管A2 (SW: A2)为导通状态，各存储器栅 极MG1、 MG2与4亍译码器为通电状态，且对两4册极施加了擦除时的 电压Ve (例如-4.8V)。与存储器栅极MG1、 MG2相邻的选择4册极 CG1、 CG2被施力。1.5V的电压。将存储器^^极MG1和存储器^H及 MG2连接的开关晶体管B8 (SW: B8 )为截止状态。在上述的电压 施加条件下，由于选择栅极侧的扩散层施加电压高于选择栅极施加电 压，因此，含有选择栅极的晶体管为截止状态(图7)。
接着，在时刻tl,使开关晶体管A1 (SW: Al)为截止状态，使 存储器栅极MG1为浮置状态(图8)。
在时刻t2，当使施加于选择栅极CG1的电压为0V时，则存储器 栅极MG1的电极电位相应于电容耦合比(0.8)和选择栅极电压变化 (1.5V)而被降压(降压量0.8 x 1.5= 1.2V)(图9)。
如此，通过利用存储器栅极MG1和选择栅极CG1的电容耦合， 能够将以往擦除时的电压V e例如需要为-6 V的擦除动作减少为擦除电压Ve为-4.8V,可以缩小用于负电压发生用电荷泵电路的面积。 即，即使是对存储器栅极施加擦除电压的擦除动作，通过实施上述发 明，也能够减小芯片面积。
以下，对进一步将存储器栅极MG (MG2)的电源降低到负值的 方法进4亍"i兌明。
在时刻t3,通过使开关晶体管A2 (SW: A2)为截止状态来使存 储器栅极MG2为浮置状态，在时刻t4,通过使将存储器栅极MG1 和存储器栅极MG2连接的开关晶体管B8 (SW: B8 )为导通状态来 将存储器栅极MG1和存储器栅极MG2电连接，将存储在存储器栅极 MG1和存储器栅极MG2内的电荷共享。此时，由于电荷被共享而使 得两栅极之间的电极电位成为等电位，因此，存储器栅极MG2的电 极电位从初始的施加电压Ve被降压在时刻t2的工作下产生的降压量 的一半(1.2 + 2 = 0.6V),即为(Ve —0.6V)(图10)。
接着，在时刻t5，通过使开关晶体管B8 ( SW: B8)为截止状态 来将存储器栅极MG1和存储器栅极MG2电分离，在时刻t6,使施加 于选捐4册极CG2的电压为0V。由此，存储器4册极MG2的电极电位 相应于电容耦合比(0.8)和选择栅极电压变化(1.5V)而一皮降压(降 压量0.8 x 1.5 = 1.2V),因此存储器栅极MG2的电极电位成为(Ve -1.8V)(图ll)。如此，不进行对电荷共享的工作，而进一步利用 电容耦合，从而可以使电位变成由(电容耦合比)x (选择栅极电压
变化)确定的电压变化量以上。通过采用该技术，可以进一步缩小负 电压发生用电荷泵电路的面积。
在实施方式1所示的存储器单元阵列中，存储器栅极MG分为8 系统控制，因此，在图6的时序图所示部分之后，按同样的顺序对存 储器栅极MG3 ~ MG8进行存储器栅极之间的电荷共享步骤、存储器 栅极的浮动步骤、利用相邻的选择栅极的耦合电容比反复进行降压， 从而可进一步较大地向负值侧降压。例如在对与全部8系统连接的存 储器单元反复进行上述工作时，存储器栅极MG8与存储器栅极MG1 的电荷共享是任意的，因此，需要至少7次的电荷共享步骤和7次存
储器栅极的浮动步骤这8次降压步骤。
通过使用上述顺序进行擦除动作，能够在减小了负电压发生用电 荷泵电路的发生电压电平的情况下还达到较高的存储器栅电极电位。 其结果，能够降低电荷泵电路的规模，能够缩小芯片面积。
若使发生电压电平为ov,则完全不需要将负电压发生用电荷泵电
路设置在存在存储器单元的存储器阵列区域的外侧，可缩小相当于负 电压发生用电荷泵电路的面积的芯片面积。
即使在进行电荷共享之前的t2之前的工作中，例如在存储器栅极 设定擦除电压为例如-1.2V时，通过使发生电压电平为0V，则能够 在存储器栅极产生-1.2V，与上述相同，不需要负电压发生用电荷泵 电路，可缩小相当于负电压发生用电荷泵电^各的面积的芯片面积。
即，在上述发明中，通过使在存储器阵列区域内存在的存储器单 元负担在存储器阵列区域外存在的负电压发生用电荷泵电路的一部 分作用或全部作用，从而可缩小芯片面积。
在本实施方式1中，是存储器栅极和选择栅极夹着较薄的绝缘膜 而配置的分裂栅式存储器单元，因此，电容耦合比为很大的0.8,可 高效率地将负电压降压为负值。即，在分裂栅式存储器单元中，若是 相同电压变化量，则电容耦合比较大，因此，能够用1次降压动作增 大降压幅度。不限于分裂栅式存储器单元，在单栅式存储器单元中， 在相邻的存储器单元之间的栅电极间隔因微细化而较短时，也可得到 较高的电容耦合比，因此，也可得到上述效果，对此将在其他实施方 式叙述。
如本实施方式l这样，在分裂栅式存储器单元中，在进行擦除动 作时，选择栅极正下方的沟道成为截止状态，j旦在源极漏极之间流过 非有意的漏电流。即使在这样的情况下，通过将在对存储器栅极进行 降压时进行工作的选择栅极从1.5V降压到0V,从而成为更强的截止 状态，可减少漏电流量。
在本实施方式1的顺序中，在每次重复电荷共享时将存储器栅极 的电极电位降压，因此，能够将存储器栅极MG8的电极电位降压得较大，能够更快速地进行擦除。通过在初始适当设定施加于存储器栅
极的Ve,从而可以达到即使使用降压中途阶段的存储器栅极MG1 ~ MG7的电极电位也能进行擦除，适于用于在例如将存储器栅极 MG1 MG7作为擦除块这样的块单位(或由多个块构成的网单位) 进行擦除。换言之，将降压一次的负电位用于擦除其他存储器单元， 并进一步进行降压，通过反复进行上述操作，可利用可较快擦除的较 大负电压进行擦除动作，在由存储器栅极MG1 MG8的系统构成1 个存储器网时，可以迅速而有效地对该存储器网内的所有存储器单元 进行擦除。即能成为迅速而有效地对1个存储器网内的所有存储器单 元进行擦除的擦除状态。
另外，在本实施方式1的程序中，表示的是在使开关晶体管Al
(SW: Al)截止之后，使开关晶体管A2(SW: A2)截止的例子， 但未必需要按该顺序(程序)进行，也可以例如在使开关晶体管Al
(SW: Al )截止的同时使开关晶体管A2 ( SW: A2)截止。换言之， 在本实施方式l中，在相邻的选择栅极的电位降压时，只要存储器栅 极成为浮置状态即可，因此，只要在选择栅极降压之前相邻的存储器 栅极成为浮置状态即可。例如在同时使开关晶体管Al (SW: Al )和 开关晶体管A2(SW: A2)为截止状态的情况下，不需要分开图4中 的开关晶体管的栅电极，能够使用共用的栅电极。在这样的情况下， 能够减少栅电极的个数，所以能够降低开关晶体管区域的面积。不限 于开关晶体管Al (SW: Al)和开关晶体管A2 ( SW: A2),对于 开关晶体管A1(SW: Al ) A8(SW: A8 )全部可使用共用的栅电 极。在这样的情况下，能够进一步降低开关晶体管区域的面积。
另一方面，如图4所示，对各个金属布线Ml M8分别设置独立 的开关晶体管A1 (SW: Al) A8(SW: A8),从而可在存储器栅 极为浮置状态期间，对其他存储器栅极供给电位。因此，即使是已经 成为浮置状态而被降压的存储器栅极(例如存储器栅极MG1)，在 其他存储器栅极(例如存储器栅极MG2)为浮置状态期间，能够通 过将存储器栅极MG1连接到外部电压发生用电路上而返回到初始的选择栅极CG1升压，再次使存储器栅极MG1 为浮置状态，并对选择栅极CG1进行降压，从而能够再度生成低于 Ve电压的电压。通过这样的工作，例如在开关晶体管Al( SW: Al ) ~ A8(SW: A8)具有共用的栅电极时， 一次将开关晶体管Al ( SW: Al ) A8(SW: A8)的开关截止而使存储器栅极MG1 MG8全部 成为浮置状态，由系统1进行降压动作和电荷共享工作，在该情况下， 在由系统8之前的系统进行降压动作时，由于在系统8中没有接下来 进行充电的系统，因此不能进行进 一 步的电荷共享和降压动作。但是， 若设置用于使各个存储器栅极为浮置状态的开关晶体管，则即使由系 统8之前的系统进行了降压动作，也能够接着由其他系统(例如系统 1)再次进行电荷共享和降压动作，能够进一步反复进行降压动作， 可生成更低的负电压。
如此，在本实施方式l中，在存储器栅极特别设置用于使存储器 栅极的电位为浮置状态的开关晶体管，从而能够使存储器栅极的电位 为浮置状态，能够进行上述这样的降压动作。因此，能够縮小负电压 发生用电荷泵电路的面积，能够缩小芯片面积。
在本实施方式l中，如上所述，由于设置用于使各个存储器栅极 的电位为浮置状态的开关，因此除了上述效果之外，还能够不限系统 数地反复进行降压和电荷共享工作。因此，通过反复几次进行降压动 作，能够得到更大的降压效果，能够进一步缩小负电压发生用电荷泵 电3各的面积。
在本实施方式l中，由于在存储器栅极之间设置用于将存储器栅 极彼此之间电连接(或关断)的开关晶体管Bl ( SW: Bl ) ~B8( SW: B2)，因此如上述那样，能够在存储器栅极之间进行电荷共享工作， 通过与降压动作组合，能够生成较大的负电压，与上述相同，能够缩 小负电压发生用电荷泵电路的面积。
在使1个存储器单元存储2位以上的信息时，与存储1位信息的 情况相比，需要增大阈值的窗口宽度。在用同样的时间对较大的阈值 窗口进行擦除时，需要更高的擦除施加电压。根据本发明，对于同样
的电源电路可得到更大的擦除电压，因此，适于用于多值存储器单元 的擦除动作。
在上述说明中是对利用将电极电位降压来进行擦除时的电荷泵 发生电压的放宽进行了说明，但作为另一发明，通过将施加于选择栅
极CG的电压相反地从OV变化到1.5V，也可将存储器栅极的电极电
位升压。在存储器栅极之间对升压了的电极电位进行电荷共享，并利 用电容耦合向正值侧升压，从而可发生电位变化量为由(电容耦合比)
x (选择栅极电压变化)确定的电压变化量以上的电位变化，不限于
负电压，还能够减小例如写入时的电荷泵电路的发生电压电平。在该
情况下，也可以通过使用例如由8系统控制的存储器栅极来反复进行
电荷共享和升压，从而能够高效地尽快使存储器网内的所有存储器单 元为写入状态。
(实施方式2 )
实施方式2所示的存储器单元和阵列构成与实施方式1相同，不 同点在于使用栅电极对所希望的电极电位进行升压(或降压)的顺序。
图12是表示实施方式2的非易失性半导体存储器件中的擦除动 作的时序图的一部分。与实施方式l的时序图、即图6的区别在于， 图6中是在使用存储器栅极MG1与选择栅极CG1的电容耦合比而使 存储器栅极MG1的电位发生变化后，与存储器栅极MG2进行电荷共 享，而图12中是在使用与除存储器栅极MG2以外的各存储器栅极 MG1 、 MG3 ~ MG8相邻的选择栅极CG1 、 CG3 ~ CG8使除存储器栅 极MG2以外的7系统(存储器栅极MG1、 MG3 MG8)的电极电位 同时发生变化后，同时使开关晶体管Bl ( SW: B1) B8(SW: B8 ) 为导通状态，从而来进行电荷共享。
由于电极电位因电荷共享而成为相等电位，因此，8系统同时电 荷共享时，存储器栅极MG2的电极电位被降压了相当于图12的t2 的工作中产生的降压量的7/8 (即0.8 x 1.5 x 7 + 8 = 1,05V),能够用 比实施方式1短的顺序将电极电位降压较大。因此，能够与实施方式 1同样地减小电荷泵电路的规模，不仅能够缩小芯片面积，当着眼于
存储器栅极MG2时，与实施方式l相比，可缩短擦除时间。 (实施方式3)
实施方式3所示的非易失性半导体存储器件与实施方式1的区别 在于图3所示的开关晶体管A (SW: A) 、 B (SW: B)的构成。
在实施方式1中，对于8系统的存储器栅极MG1 ~MG8,分别在 8系统中各配置开关晶体管A (SW: A) 、 B (SW: B),但在实施 方式3中，在2系统配置开关晶体管A ( SW: A),在1系统配置开 关晶体管B(SW: B)。图13、图14分别表示使图3所示的存储器 栅极为通电/浮置状态的开关晶体管A区域、以及用于使存储器栅极 与其他存储器栅极连接的开关晶体管B区域的等效电路图。如图13 所示，在开关晶体管A1(SW: Al )连接8系统中存储器栅极的第奇 数位的存储器栅极，在开关晶体管A2(SW: A2)连接第偶数位的存 储器栅极。如图14所示，开关晶体管Bl (SW: Bl)成为同时将相 邻的存储器栅极MG连接/非连接的开关。
图15是表示实施方式3的非易失性半导体存储器件中的擦除动 作的时序图的一部分。图16~图24是用于说明擦除动作的图。
首先，在时刻t0,对存储器单元侧的扩散层(漏极区域D)施加 6V,对选择栅极侧的扩散层(源极区域S)施加2V。分别控制第奇 数位存储器栅极MG (2n + 1 )和第偶数位存储器栅极MG (2n)的通 电/浮置状态的开关晶体管Al (SW: Al)和开关晶体管A2 ( SW: A2)为导通状态，两系统为通电状态，且对两4册才及施加了擦除时的电 压Ve(例如-4.8V )。与第奇数位存储器栅极相邻的选择栅极CG( 2n + 1 )、与第偶数位存储器栅极相邻的选择栅极CG ( 2n)被施加1.5V 的电压。开关晶体管B1 (SW: Bl)为截止状态。在上述的电压施加 条件下，由于对选择栅极侧的扩散层施加的电压高于对选择栅极施加 的电压，因此，选择栅极为截止状态(图16)。
接着，在时刻tl,使开关晶体管A1 (SW: Al)为截止状态，使 存储器栅极MG (2n+ 1 )为浮置状态(图17)。在时刻t2,当使施 加于选择栅极CG (2n+1 )的电压为0V时，则存储器栅极MG(2n
+ 1 )的电极电位相应于电容耦合比(0.8)和选择栅极电压变化(1.5V) 而被降压(降压量0.8 x 1.5 = 1.2V)(图18)。
在时刻t3，通过使开关晶体管A2 ( SW: A2)为截止状态来使存 储器栅极MG (2n)为浮置状态，在时刻t4,通过使开关晶体管Bl (SW: Bl )为导通状态来将存储在存储器4册极MG ( 2n + 1 )和存储 器栅极MG(2n)内的电荷共享。此时，由于电荷^皮共享而使得两才册 极之间的电极电位成为相等电位，因此，存储器栅极MG (2n)的电 极电位自初始的施加电压Ve降压了在时刻t2的工作下产生的降压量 的一半(1.2/2 = 0.6V),即为(Ve —0.6V)(图19)。
接着，在时刻t5,通过使开关晶体管B1 (SW: Bl)为截止状态 来将存储器栅极MG ( 2n + 1 )和存储器栅极MG ( 2n )分离，在时刻 t6,使开关晶体管A1(SW: Al)为导通状态而对存储器栅极MG(2n + l)通电Ve。同时，对选#4册极00(211+ l)也施加1.5V(图20)。
接着，在时刻t7，通过将选择4册极CG ( 2n)下降为OV而将存储 器栅极MG (2n)的电极电位降压为(Ve - 1.8V)(图21 )。在时刻 t8,在使开关晶体管A1 (SW: Al)为截止状态而使存储器栅极MG
(2n+l)为浮置状态后，在时刻t9,通过使开关晶体管Bl (SW: Bl )为导通状态来将存储器栅极1^0(211+ 1 )和存储器栅极MG(2n) 内的电荷共享。此时，存储器栅极MG (2n)和存储器栅极MG ( 2n + 1 )的电位成为(Ve — 0.9V )(图22 )。
其后，在时刻t10，通过使开关晶体管Bl (SW: Bl )为截止状 态来将存储器栅极MG (2n + 1 )和存储器栅极MG (2n)分离，在时 刻tll,使开关晶体管A2 (SW: A2)为导通状态而对存储器栅极 MG(2n)通电Ve。同时，对选择栅极CG ( 2n )也施加1.5V(图23 )。
接着，在时刻t12，通过将选择栅极CG ( 2n+ 1 )下降为OV而将 存储器栅极MG (2n + 1 )的电极电位降压为(Ve-2.1V)(图24 ), 可发生电位变化量为(电容耦合比)x(选择栅极电压变化)以上的 电^立变^匕。
此后，按同样的顺序在存储器栅极MG (2n + 1 )和存储器栅极
MG (2n)之间反复进行电荷共享和降压，从而可进一步较大地降压。 因此，与实施方式1、 2同样，能够减小电荷泵电路的规模，能够缩 小芯片面积。与实施方式l相比，由于能够在第奇数位或第偶数位共 用开关晶体管的栅电极，因此能够减小开关晶体管所占区域，能够比 实施方式1进一步减小芯片面积。
与实施方式1相同，适于用于在例如以存储器4册极MG1 MG8 为擦除块的块单位(或由多个块构成的网单位)进行擦除。
通过使施加于选择栅极CG的电压相反变化，可将存储器栅极 MG的电极电位升压，利用升压的电极电位，能够减小例如写入时的 电荷泵电路的发生电压电平，能够缩小芯片面积。 (实施方式4 )
如图25所示，实施方式4的非易失性半导体存储器件的存储器 单元是在选择栅极CG的两侧配置存储器栅极MG的、所谓双 MONOS。本存储器单元在硅衬底400上形成有扩散层406A和406B， 分別形成有使存储器工作的栅电极401A (存储器栅极MG) 、 401B (存储器栅极MG)和进行单元选择的栅电极402 (选择栅极CG)。 与实施方式1 ~ 3相同，通过对由氧化硅膜403和氧化硅膜404夹持 的氮化硅膜405注入或释放电荷来使存储器进行工作。在实施方式4 中，也是使用两个存储器栅极MG利用电荷共享和CG反复进行降压， 将存储器栅极的电极电位降压较大，这是相同的，但不同点在于，使 用存储器栅极MG对选择栅极CG的电极电位进行升压(和降压)并 使其电位变化较大。
图26是在实施方式4的阵列构成中，表示存储器栅极和相邻的 存储器栅极的连接区域的局部俯视图，图27~图29中分别表示使图 2 6所示的存储器栅极M G为通电/浮置状态的开关晶体管A ( S W: A ) 区域、以及用于使存储器栅极MG与其他存储器栅极MG连接的开关 晶体管B(SW: B)区域、使选择栅极CG为通电/浮置状态的开关晶 体管C(SW: C)区域的等效电路图。
如图27所示，能够利用开关晶体管Al ( SW: Al) A8(SW:
A8 )使金属布线Ml ~ M8 (金属布线Ml ~ M8与存储器4册极MG1 ~ MG8 (未图示)连接)分别独立地为通电/浮置状态。如图28所示， 开关晶体管Bl (SW: Bl )成为将分别相邻的存储器栅极MG连接/ 非连接的开关。图29表示使选择栅极CG为通电/浮置状态的开关晶 体管C (SW: C)区域。如图29所示，8系统中存储器栅极的第奇 数位的选择栅极CG与开关晶体管Cl ( SW: Cl)连接，第偶数位的 CG与开关晶体管C2 ( SW: C2)连接。
图30是表示实施方式4的非易失性半导体存储器件中的擦除动 作的时序图的一部分。图31 ~图36是用于说明擦除动作的图。在此， 以将存储器栅极MG2与存储器栅极MG3之间的电荷共享来对电极电 位进行降压作为例子进行说明。图30的DL表示扩散层。
首先，在时刻t0，对扩散层DL施加6V。分别控制存储器栅极 MG1 MG4的通电/浮置状态的开关晶体管Al( SW: Al ) ~ A4( SW: A4)为导通状态，存储器4册极MG1 MG4被施加了纟察除时的电压 Ve(例如-4.8V)。开关晶体管C1(SW: Cl)和开关晶体管C2 ( SW: C2)是导通状态，选择栅极CG1和选择栅极CG2被施加1.5V的电 压。开关晶体管Bl ( SW: Bl )为截止状态(图31 )。
接着，在时刻tl,通过使开关晶体管C1 (SW: Cl)和开关晶体 管C2 ( SW: C2 )为截止状态，使选择4册极CG1和选裤4册极CG2为 浮置状态。并且，在时刻t2，对存储器栅极MG1和存储器栅极MG4 施加高于Ve的电压Vp (例如10V)。此时，选择4册极CG的电极电 位相应于选择栅极CG与存储器栅极MG的电容耦合比(例如0.1 ) 与存储器栅极MG1和存储器栅极MG4的电位变化而被升压至(1.5 + 0.1x (Vp-Ve))(图32)。接着，在时刻t3，通过使开关晶体 管A2 (SW: A2)为截止状态来使存储器栅极MG2为浮置状态。在 时刻t4，通过使开关晶体管Cl (SW: Cl )为导通状态来使选择栅极 CG1为通电状态(1.5V),在时刻t5，对选择栅极CG1施加0V。此 时，选择栅极CG2受到选择栅极CG1的电位变化而被降压至(Ve -0.8 x (1.5 +0.1 x (Vp-Ve)))(图33)。此后，在时刻t6，通
过使开关晶体管Cl (SW: Cl)为截止状态来使选择栅极CGI为浮 置状态，在时刻t7,对存储器栅极MG1施加Ve，则由于电容耦合， 选择栅极CGI的电位成为(O.lx (Ve-Vp)),存储器栅极MG2 的电极电位受到其影响而被降压至(Ve-0.8x (1.5 +O.lx (Vp-Ve ) ) + 0.8 x 0.1 x ( Ve - Vp ))(图34 )。
接着，在时刻t8，使开关晶体管A3 (SW: A3)为截止状态来使 存储器栅极MG3为浮置状态，然后在时刻t9,使开关晶体管Bl( SW: Bl )为导通状态而将存储器栅极MG2与存储器栅极MG3之间的电 荷共享。由此，两栅极MG4皮电荷共享成相同电位，因此，成为(Ve + 0.5 x ( - 0.8 x ( 1.5 + 0.1 x ( Vp - Ve) ) + 0.8 x 0.1 x ( Ve - Vp )) (图35)。
其后，在时刻tlO，通过使开关晶体管Bl (SW: Bl)为截止状 态来将存储器栅极MG2和存储器栅极MG3分离后，在时刻tll,使 开关晶体管C2 (SW: C2)为导通状态而使选择栅极CG2为通电状 态(1.5V)，在时刻t12,对选4奪栅极CG2施力口 0V。其后，在时刻 t13,使开关晶体管C2(SW: C2)为截止状态来使选择栅极CG2为 浮置状态，在时刻t14,若对存储器栅极MG4施加Ve，则由于电容 耦合，选择栅极CG2的电位成为(O.lx (Ve-Vp)),受其影响， 存储器4册极MG3的电极电位被降压至Ve-0.4 x (1.5 +O.lx ( Vp-Ve) ) + 0.4 x O.lx (Ve-Vp) + 0.8 x ( - 1.5 + 0.2 x ( Ve - Vp )) (图36),与实施方式1~3相同，发生电位变化量为以往的(电容 耦合比)x (选择栅极电压变化)以上的电位变化。
此后，在tl4以后，按同样的顺序在存储器栅极MG2和存储器栅 极MG3之间反复进行电荷共享和降压，从而可进一步较大地降压。 因此，与实施方式1 3相同，能够减小电荷泵电路的规模，能够缩 小芯片面积。
与实施方式1相同，适于用于在例如以存储器4册才及MG1 MG8 为擦除块的块单位(或由多个块构成的网单位)进行擦除。
通过使施加于选择栅极CG的电压相反地^Mv OV变化到1.5V,可
将存储器栅极MG的电极电位升压，利用升压的电极电位，能够减小 例如写入时的电荷泵电路的发生电压电平，能够缩小芯片面积。 (实施方式5)
此前的实施方式中是使用与存在于同一存储器单元内的栅极的
电容耦合的实施例，但如以下的实施方式5所示那样，利用与相邻的 字线(WL)的电容耦合的方法也能得到同样效果，因此，以下对其 进4亍详细i兌明。
在实施方式5所示的非易失性半导体存储器件中，存储器单元的 电荷存储节点为浮置栅极(FG、 FG1 FG4),在相同的浮置栅极的 上部配置成为字线(WL)的选择栅极，且存储器单元彼此之间串联 连接而构成阵列。成为所谓的NAND闪速存储器。
图37是在实施方式5的阵列构成中，表示存储器栅极和相邻的 存储器栅极的连接区域的局部俯视图，图38~图39中分别表示使图 37所示的字线WL为通电/浮置状态的开关晶体管A ( SW: A)区域、 以及用于使字线WL与其他字线WL连接的开关晶体管B (SW: B) 区域的等效电^^图。
如图38所示，能够利用开关晶体管A1 (SW: Al) ~ A8 ( SW: A8)使构成NAND串的字线WL1 ~ WL8分别独立地为通电/浮置状 态。如图39所示，开关晶体管Bl (SW: Bl ) ~ B8 ( SW: B8 )成 为每隔1条分别控制串内的字线WL连接/非连接的开关。
图40是表示实施方式5的非易失性半导体存储器件中的擦除动 作的时序图的一部分的图。图41 ~图45是用于说明擦除动作的图。 在此，以将字线WL1与字线WL3之间的电荷共享来对字线WL1的 电极电位进行降压作为例子进行i兌明。
首先，在时刻t0,对扩散层DL施加OV。开关晶体管A1(SW: Al ) A4(SW: A4)(在图40中仅表示开关晶体管Al ( SW: Al ) 和开关晶体管A2(SW: A2))为导通状态，字线WL1 ~ WL4为通 电状态，字线WL1、 WL3 ^皮施加NAND的4察除电压程度的负电压 Ve,字线WL2、 WL4被施加不会引起对浮置栅极FG2、 FG4写入程 度的正电压VI。连接字线WLl和字线WL3的开关晶体管B2 ( SW: B2)是截止状态(图41 )。在时刻tl，使开关晶体管A3 (SW: A3) 为截止状态，使字线WL3为浮置状态(图42)。在时刻t2,对字线 WL4施加Ve时，字线WL3的电极电位相应于电容耦合比(例如0.1 ) 与字线WL4的电位变化(Ve-Vl)而被降压(降压量0.1 x ( Ve - VI ))(图43)。
接着，在时刻t3,通过使开关晶体管A1 (SW: Al )为截止状态 来使字线WL1为浮置状态，在时刻t4,通过使连接字线WL1和字线 WL3的开关晶体管B2 (SW: B2 )为导通状态来使存储在字线WL1 和字线WL3内的电荷共享。此时，两栅极之间的电极电位被电荷共 享成相同电位，因此，字线WL1的电极电位自初始的施加电压Ve 降压了相当于在时刻t2的工作下产生的降压量的一半(0.05x (Ve —VI )),成为(Ve + 0.05 x ( Ve _ VI ))(图44 )。
接着，在时刻t5,通过使开关晶体管B2 ( SW: B2)为截止状态 来将字线WL1和字线WL3分离，在时刻t6,使字线WL2的施加电 压为Ve。由此，字线WL1的电极电位相应于电容耦合比与字线WL2 的电压变化而一皮降压，成为(Ve+0.15x (Ve-Vl))(图45), 可发生电位变化量为以往的(电容耦合比)x (选择栅极电压变化) 以上的电位变化。
在实施方式5所示的存储器单元阵列中存储器栅极被8系统控 制，因此，在图40的时序图所示之后，按同样的顺序对字线WL7、 WL5、 WL3、 WL1反复进行电荷共享和降压，从而可进一步较大地 降压。
与实施方式1相同，适于用于在块单位(或由多个块构成的网单 位)进行擦除。
在实施方式5中，对每串8单元的情况进行了说明，但即使增加 每串的存储器单元数量，也可以通过增加开关晶体管数量来对应。
通过使施加于相邻的字线的电压相反地变化，可将存储器栅极的 电极电位升压，可通过对扩散层施加禁止电压来选择写入或阻止写
入。利用升压的电极电位，能够减小例如写入时的电荷泵电路的发生 电压电平，能够缩小芯片面积。
(实施方式6)
在实施方式6所示的非易失性半导体存储器件的阵列排列与实施 方式5相同，不同点在于存储器单元的构成，在硅衬底上形成氧化硅 膜等隧道膜/氮化硅膜等电荷存储膜/氧化铝等块膜/氮化钽等的栅电
即使在浮置栅极型的存储器单元中，按照与实施方式5完全相同 的顺序，能够对选择栅极的电位进行升压或降压，能够降低在写入或 擦除时的电荷泵电路的发生电压。其结果，能够减小电荷泵电路的规 模，能够缩小芯片面积。
如图46所示，也能适用于在单栅型存储器单元的选择栅极(字 线WL ( WL1 ~ WL4))上配置有升压用的电极BG ( BG1 ~ BG4 )的 存储器单元。
本发明也能适用于不是实施方式1~6所述的存储器单元、而是 在芯片内部产生高于电源电压的电压的非易失性半导体存储器件。而 且，本发明不限于上述实施方式，在不脱离其要旨的范围内可进行各 种变更。例如，在实施方式1~4中，以使用氮化硅膜作为电荷存储 膜的绝缘膜捕获型存储器单元为例进行了说明，但不限于氮化硅膜， 即使替换为具有存储电荷功能的绝缘膜也可取得同样效果。即使不是 绝缘膜而是将硅那样的导电膜作为电荷存储膜，也可取得同样效果。 相反，在实施方式5中，以将硅膜那样的导电膜作为电荷存储膜的所 谓浮置栅极型存储器单元为例进行了说明，在使用绝缘膜的绝缘膜捕 获型存储器单元中也可取得同样效果。
(实施方式7)(选择存储器块-非选择存储器块之间的电荷共
享)
本实施方式7与上述实施方式3的区别在于，在本实施方式7中， 由存储器阵列内的非选择存储器块将存储器栅极电压降压后，与选择 存储器块的存储器栅极电荷共享。即，在上述实施方式3中表示了在
存在于1个所选择的选择存储器块内的多个存储器栅极之间进行电荷 共享的例子，但在本实施方式7中，说明的是在未选择的非选择存储 器块中存在的存储器栅电极与在选择的选择存储器块中存在的存储 器栅电极之间也进行电荷共享的例子。
图47是表示图1中的存储器单元阵列9构成的详细构成例的图。 如图47所示，存储器单元阵列9具有两个存储器网13, 1个存储器 网13由8个存储器块14构成。例如，在位于存储器单元阵列9左侧 的存储器网13上形成有存储器块14 (MB0 MB7)，在位于存储器 单元阵列9右侧的存储器网13上形成有存储器块14(MB8 MB15)。
如图13所示，在各存储器块14上配置有多个金属布线Ml ~M8, 设有控制该金属布线M1 M8的连接/非连接(浮动)的开关晶体管 SW: A。如图14所示，在各存储器块14上配置有分别与多个金属布 线Ml ~M8连接的存储器栅电极MG1 ~MG8,相互相邻的存储器栅 电极MG1 ~MG8可借助开关晶体管SW: B而进4亍连4妄/非连接。
接着，如图48所示，1个存储器网13具有8个存储器块14(MB0~ MB7),由开关晶体管SW: D将存在于1个存储器网13内的8个存 4诸器块14 (MB0 MB7)连4妻。即，图48中示意表示将图47中的1 个存储器网13内的各存储器块14 (MB0 MB7)连接的开关晶体管 SW: D,图49表示将多个存储器块(在图49中未存储器块14(MB0、 MB1))连接的开关晶体管SW: D的等效电路图。如图49所示，开 关晶体管SW: D由8系统的开关晶体管SW: D ( SW: D1 D8)构 成，例如在开关晶体管SW: Dl将形成于各存储器块(MB0 MB7) 上的金属布线Ml彼此连接。如图49所示，在开关晶体管SW: A( SW: Al 、 SW: A2 )中，跨过各存储器块14 ( MBO ~ MB7 )而由2系统连 接。在此，图49中虽然未图示，但各存储器块14 (MB0 MB7)也 分别具有开关晶体管SW: B。
对这样构成的多个存储器块之间的电荷共享的工作进行说明。图 50是表示实施方式7的非易失性半导体存储器件中的擦除动作的一 部分的时序图。其中， 一部分工作与表示上述实施方式3的电荷共享
工作的图15重复，因此，在图50中表示非选择存储器块(MB1~ MB7)中的存储器栅极电位的降压与选择存储器块(MB0)-非选择 存储器块(MB1 MB7)之间的电荷共享工作。在图50所示的流程 图中，作为例子，表示对连接于图49的金属布线Ml的存储器栅电 极MG1的电位进行降压的情况。
首先，在时刻tO,开关晶体管SW: A为导通状态，由控制电路 借助开关晶体管SW: Al对8个存^f诸器块14 (MB0 MB7)的存储 器栅电极(MG1 )施加Ve。即，对1个选择存储器块(MBO)的存 储器栅电极(MG1 )和其他7个非选择存储器块(MB1 ~ MB7 )的存 储器栅电极(MG1)施加Ve。在时刻t0，对选4奪存储器块(MBO) 的控制栅电极(CG1 )和非选择存储器块(MB1 MB7)的控制栅电 极(CG1)施加1.5V的电压。并且，对选择存储器块(MBO)的源 极S、漏极D分别施加2V和6V，对选择存储器块(MBO )的源极S、 漏极D施加可进行擦除动作的电压。另一方面，对非选择存储器块 (MB1 MB7)的源极S、漏才及D分别施加1.5V。将配置于各个存 储器块14 (MB0 MB7)上的金属布线Ml连接的开关晶体管SW: D为截止状态。
接着，在时刻tl,由控制电路使开关晶体管SW: Al为截止状态， 使选择存储器块(MBO)的存储器栅电极(MG1 )和非选择存储器块 (MB1 MB7)的存储器栅电极(MG1)为浮置状态。
其后，由控制电路在时刻t2将非选择存储器块(MB1 MB7)的 控制栅电极(CG1)从1.5V下降到0V时，配置于非选择存储器块 (MB1 MB7)的存储器4册电极(MG1)的电位相应于电容耦合比 (0.8)和控制栅电极(CG1 )的电压变化(1.5V)而被降压(降压量 0.8 x 1.5 = 1.2V)。即配置于非选择存储器块(MB1 MB7)的存储 器栅电极(MG1 )的电位成为Ve- 1.2V。
接着，由控制电路在时刻t3使开关晶体管SW: Dl为导通状态。 由此，将选择存储器块(MBO)的存储器栅电极(MG1 )和非选择存 储器块(MB1 MB7)的存储器栅电极(MG1)电连接。即，将在非
选择存储器块(MB1 ~MB7)的存储器栅电极(MG1 )中存储的电荷 (电荷)供给到选择存储器块(MB0)的存储器栅电极(MG1 )而进 行电荷共享。此时，非选择存储器块(MB1 MB7)的存储器栅电极 (MG1)和选择存储器块(MB0)的存储器栅电极(MG1)进行电荷 共享而其电位成为相等电位(同电位)。因此，选择存储器块(MBO) 的存储器栅电极(MG1)自初始的施加电压Ve降压了非选择存储器 块(MB1 MB7)在时刻t2的工作下产生的降压量的7/8( 1.2Vx7/8), 即为(Ve — 1.2Vx7/8V)。
其后，由控制电路在时刻t4使开关晶体管SW: Dl为截止状态。 由此将选择存储器块(MB0)的存储器栅电极(MG1 )和非选择存储 器块(MB1 MB7)的存储器栅电极(MG1 )电分离。如此，由存储 器单元阵列9内的非选择存储器块(MB1 MB7)将施加于存储器栅 电极(MG1)的电压降压后，与选择存储器块(MB0)的存储器栅电 极(MG1 )进行电荷共享，从而能够将选择存储器块(MB0)的存储 器栅电极(MG1)的电压降压。
其后，例如如上述实施方式3所述那样，在选择存储器块(MBO) 内的存储器栅电极(MG1 ~MG8)之间进行电荷共享，而能够对选择 存储器块(MB0)内的存储器栅电极(MG1 )进行擦除动作。在这样 的实施方式7中，其特征在于在进行了 2阶段的电荷共享之后实施擦 除动作。即，如使用图50所述那样，在选择存储器块(MB0)的存 储器栅电极(MG1 )与非选择存储器块(MB1 ~MB7)的存储器栅电 极(MG1 )之间实施电荷共享来对选择存储器块(MB0)的存储器栅 电极(MG1 )的电压降压了之后，如图15所示的上述实施方式3所 述那样，在配置于选择存储器块(MB0)内的存储器栅电极(MG1 ~ MG8)之间实施电荷共享。此时，在图15所示的电荷共享工作中， 图15所示的时刻t0的初始电位不是Ve，而是自Ve降压了的Ve - 1.2 x7/8V,对该降压后的初始电位实施降压。
通过使用这样的顺序进行擦除动作，与上述实施方式3相比，可 对存储器栅电极(MG1 )的电位进一步降压。因此，即使减小了负电
压发生用电荷泵电路的发生电压电平，也能够得到较高的存储器栅电 极(MG1)电位。其结果，能够减小电荷泵电路的规模，能够缩小芯
片面积。即，利用2阶段的电荷共享工作而将选择存储器块(MB0) 内的存储器栅电极(MG1 )的电位充分降压，因此，在其后能够减轻 用电荷泵电路将选择存储器块(MB0)的存储器栅电极(MG1 )降低 到擦除电压的负担。如此，能够减轻电荷泵电路的负担，因此能够减 小电荷泵电路的规模，能够缩小芯片面积。
在本实施方式7中，在选择存储器块(MB0)的存储器栅电极
(MG1)与非选择存储器块(MB1 MB7)的存储器栅电极(MG1 ) 之间实施电荷共享来对选择存储器块(MB0 )的存储器栅电极(MG1 ) 的电压降压了之后，如图15所示的上述实施方式3所述那样，在配 置于选择存储器块(MB0)内的存储器栅电极(MG1 MG8)之间实 施电荷共享。但是，仅靠在选择存储器块(MB0)的存储器栅电极
(MG1)与非选择存储器块(MB1 MB7)的存储器栅电极(MG1 ) 之间实施电荷共享就能对选择存储器块(MB0)的存储器栅电极
(MG1)的电压充分降压的情况下，即使不实施如图15所示的上述 实施方式3所述那样的、在配置于选择存储器块(MB0)内的存储器 栅电极(MG1 MG8)之间的电荷共享也可以。
在本实施方式7中，对配置于选择存储器块(MB0)内的存储器 栅电极(MG1 )实施2阶段的电荷共享，但擦除动作的顺序不限于此。 例如在对配置于选择存储器块(MB0)内的存储器栅电极(MG1 )实 施与非选择存储器块(MB1 MB7)的存储器栅电极(MG1 )的电荷 共享之后，可以对配置于选择存储器块(MB0)的各个存储器栅电极
(MG2 MG8)实施与非选择存储器块(MB1 ~ MB7 )的各个存储器 栅电极(MG2 MG8)的电荷共享。也可以同时对配置于选择存储器 块(MB0)的各个存储器栅电极(MG1 MG8)与非选择存储器块
(MB1-MB7)的各个存储器栅电极(MG1 MG8)实施电荷共享。 由此，能够缩短擦除动作的时间。
在本实施方式7中，对为了实现擦除动作而对存储器栅电极进行降压进行了说明，但对于例如为实现写入动作而对存储器栅电极进行 升压，也能够适用电荷共享工作。
在本实施方式7中，对于各存储器块内的开关晶体管SW: B的 构成与上述实施方式3相同，^f旦当然做成与上述实施方式1和上述实 施方式2相同的构成和工作，也能^U寻相同效果。
(实施方式8)(选择存储器网-非选择存储器网之间的电荷共 享—选择存储器块-非选择存储器块之间的电荷共享)
在上述实施方式7中，对通过在存在于同一存储器网内的选择存 储器块和非选择存储器块之间对存储器栅电极电压进行降压和电荷 共享而将擦除电压降压的例子进行了说明。在本实施方式8中，对通
过进一步在不同的存储器网之间实施降压和电荷共享而进一步对存 储器栅电极的电位降压来实施擦除动作的例子进行说明。
本实施方式8中的存储器单元阵列9的构成与图47相同，图51 表示本实施方式8中的存储器单元阵列9的构成和开关晶体管的构 成，图52表示其等效电路。如图51所示，存储器单元阵列9具有两 个存储器网13a和存储器网13b,各存储器网13a、 13b由8个存储器 块14构成。例如，在位于存储器单元阵列9左侧的存储器网13a上 形成有存储器块14 (MB0 MB7)，在位于存储器单元阵列9右侧 的存储器网13b上形成有存储器块14 (MB8 MB15)。
如图13所示，在各存储器块14上配置有多个金属布线Ml ~M8, 设有控制该金属布线M1 M8的连接/非连接(浮动)的开关晶体管 SW: A。如图14所示，在各存储器块14上配置有分别与多个金属布 线Ml ~M8连接的存储器栅电极MG1 ~MG8,相互相邻的存储器栅 电极MG1 MG8可借助开关晶体管SW: B而进行连接/非连接。
接着，如图51所示，存储器网13a、 13b分别具有8个存储器块 14 (MB0 MB7、 MB8 MB15)，由开关晶体管SW: D将分别存 在于存储器网13a、 13b内的8个存储器块14 (MB0 MB7、 MB8 ~ MB15)连接。在本实施方式8中，由开关晶体管SW: E将两个不同 的存储器网彼此连接。如图52所示，开关晶体管SW: E是l系统，
例如属于存储器网13a的存储器块MB0和属于存储器网13b的存储 器块MB8等的相对的存储器块(MB0 MB15)的各金属布线Ml ~ M8经开关晶体管SW: E而分别连接。
如图52所示，在开关晶体管SW: A(SW: Al、 SW: A2、 SW: A9、 SW: A10)中7 ^争过各存储器块14 ( MBO ~ MB15 ) i也由2系统 连接。在此，图52中虽然未图示，但各存储器块14 (MB0 MB15) 也分别具有开关晶体管SW: B。
对这样构成的不同的两个存储器网之间的电荷共享的工作进行 说明。图53是表示实施方式8的非易失性半导体存储器件中的擦除 动作的一部分的时序图。其中，本实施方式8中的^察除动作与图50 和图15重复，因此，在图53中表示对施加于非选择存储器网(MB8 MB15)中的存储器栅极的电位进行降压、和对选择存储器网(MBO~ MB7)与非选择存储器网(MB8-MB15)之间进行电荷共享工作。
首先，在时刻t0,开关晶体管SW: Al-A2、 A9 A10为导通状 态，通过电源电路和金属布线Ml ~ M8对各存j诸器块(MBO ~ MB15 ) 的存储器栅电极(MG1 MG8)施加Ve。此时，开关晶体管SW: E 为截止状态。对将属于非选择存储器网(存储器块MB8 MB15)的 控制栅电极(CG1 CG8)和属于选择存储器网(存储器块MB0~ MB7)的控制栅电极(CGI ~ CG8)合起来的所有控制栅电极(CGI ~ CG8)施加1.5V的电压。并对选择存储器网(存储器网13a)所含有 的除选择存储器块(MB0)以外的存储器块(MB1-MB15)的源极 S、漏极D施加1.5V的电压，对选择存储器网(存储器网13a)所含 有的选4奪存储器块(MB0)的源极S施加2V电压、对漏极D施加6V 电压。
接着，在时刻tl,通过使开关晶体管SW: A1 SW: A2、 SW: A9 SW: A10为截止状态，而使选择存储器网(存储器网13a)和 非选择存储器网(存储器网13b)所含有的所有存储器栅电极(MGl ~ MG8)为浮置状态。
接着，在时刻t2将非选择存储器网(MB8 MB15)所含有的所
有控制栅电极(CGI ~CG8)从1.5V下降到0V。通过该工作，非选 择存储器网(MB8-MB15)的所有存储器栅电极(MG1 MG8)因 电容耦合而^皮降压至Ve- 1.2V。
其后，在时刻t3使开关晶体管SW: E为导通状态，在两个不同 的存储器网13a和存储器网13b之间对相互对应的存储器栅电极 (MG1 ~MG8)进行电荷共享。通过该工作，包括选择存储器块的选 4奪存储器网(MB0 MB7)的所有存储器栅电极(MG1 ~ MG8 )的电 位被降压至Ve-0.6V。
其后，在时刻t4使开关晶体管SW: E为截止状态。由此，在由 存储器单元阵列9内的非选择存储器网(MB8-MB15)将施加于存 储器栅电极(MG1 ~MG8)的电压降压后，与选4奪存储器网(MB0~ MB7)的对应的存储器栅电极(MG1 ~MG8)进行电荷共享，从而能 够将选择存储器网(MB0 MB7)的存储器栅电极(MG1 ~MG8)的 电压降压。
其后，例如上述实施方式7所述那样，在同一存储器网(MBO~ MB7)内所含有的选择存储器块(MBO)与非选择存储器块(MB1 ~ MB7)之间进行电荷共享，并如上述实施方式3所述那样，在选择存 储器块(MBO)内的存储器栅电极(MG1 MG8)之间进行电荷共享， 能够对选择存储器块(MBO)内的存储器栅电极(MG1 )进行擦除动
作。在这样的实施方式8中，其特征在于在进行了 3阶段的降压和电 荷共享之后实施擦除动作。
通过使用这样的顺序进行擦除动作，与上述实施方式7和上述实 施方式3相比，可对存储器栅电极(MG1 )的电位进一步降压。因此， 即使减小了负电压发生用电荷泵电路的发生电压电平，也能够得到较 高的存储器栅电极(MG1 )电位。其结果，能够减小电荷泵电路的规 模，能够缩小芯片面积。即，利用3阶段的降压和电荷共享工作而将 选择存储器块(MBO)内的存储器栅电极(MG1)的电位充分降压， 因此，在其后能够减轻用电荷泵电路将选择存储器块(MBO)的存储 器栅电极(MG1 )降低到擦除电压的负担。如此，能够减轻电荷泵电
路的负担，因此能够减小电荷泵电路的规模，能够缩小芯片面积。
在本实施方式8中，在由存储器单元阵列9内的非选择存储器网
(MB8-MB15)将施加于存储器栅电极(MG1 MG8)的电压降压 后，与选择存储器网(MB0 MB7)的对应的存储器栅电极(MG1 ~ MG8)进行电荷共享，从而将选择存储器网(MB0 MB7)的存储器 栅电极(MG1 MG8)的电压降压。其后，例如如上述实施方式7 所述那样，在选择存储器块(MBO)的存储器栅电极(MG1)与非选 才奪存储器块(MB1 ~ MB7 )的存储器栅电极(MG1 )之间实施电荷共 享来对选择存储器块(MBO)的存储器栅电极(MG1 )的电压降压了 之后，如图15所示的上述实施方式3所述那样，在配置于选择存储 器块(MBO)内的存储器栅电极(MG1 MG8)之间实施电荷共享。 但是，在由非选择存储器网(MB8-MB15)将施加于存储器栅电极
(MG1 MG8)的电压降压后与选择存储器网(MB0 MB7)的对应 的存储器栅电极(MG1 MG8)进行电荷共享，从而将选择存储器块
(MBO)的存储器栅电极(MG1)的电压充分降压的情况下，即使不 实施如图50所示的上述实施方式7所述那样的、对选择存储器块
(MBO)与非选4奪存储器块(MB8-MB15)之间的降压和电荷共享 也可以。即使不实施如图15所示的上述实施方式3所述那样的、在 配置于选择存储器块(MBO)内的存储器栅电极(MG1 MG8)之间 的电荷共享也可以。
在本实施方式8中，对为了实现擦除动作而对存储器栅电极进行 降压进行了说明，但对于例如为实现写入动作而对存储器栅电极进行 升压，也能够适用电荷共享工作。
在本实施方式8中，对于各存储器块内的开关晶体管SW: B的 构成与上述实施方式3相同，但当然做成与上述实施方式1和上述实 施方式2相同的构成和工作，也能取得相同效果。
(实施方式9)(选择网-非选择网之间的电荷共享—选择块-非选择块之间的电荷共享)
在实施方式9中，与上述实施方式8相同，通过将不同的网之间
的存储器栅电极彼此之间进行电荷共享而对擦除动作时的电压降压， 但在开关晶体管的构成方面与上述实施方式8不同。
图54是本实施方式9中的存储器单元阵列的等效电路图。与表
示上述实施方式8的等效电路图的图52相比，取代将不同网之间的 相互对应的存储器栅电极(金属布线M1 M8)连接的开关晶体管 SW: E:，而在电源电路与存储器单元阵列(包括两个存储器网)之间 配置开关晶体管SW: F,可一起将电源电路与存储器单元阵列分离。 开关晶体管SW: A和开关晶体管SW: D的构成与上述实施方式8 中的图52相同。
对这样构成的不同的两个存储器网之间的电荷共享的工作进行 说明。图55是表示实施方式9的非易失性半导体存储器件中的擦除 动作的一部分的时序图。其中，本实施方式9中的擦除动作与图50 和图15重复，因此，在图55中表示对施加于非选择存储器网(MB8 MB15)中的存储器栅极的电位进行降压、和对选择存储器网(MB0~ MB7)与非选择存储器网(MB8 MB15)之间进行电荷共享工作。
首先，如图55所示，在时刻t0,开关晶体管SW: Al ~ A2、 A9 ~ A10和开关晶体管SW: F为导通状态，通过电源电路对各存储器块 (MB0 MB15)的存储器栅电极(MG1 ~ MG8 )(金属布线Ml ~ M8)施加Ve。对将属于非选择存储器网(存储器块MB8-MB15) 的控制栅电极(CG1 CG8)和属于选择存储器网(存储器块MB0 MB7 )的控制栅电极(CGI ~ CG8 )合起来的所有控制栅电极(CGI ~ CG8)施力口 1.5V的电压。并对选择存储器网(存储器网13a)所含有 的除选择存储器块(MB0)以外的存储器块(MB1-MB15)的源极 S、漏极D施加1.5V的电压，对选择存储器网(存储器网13a)所含 有的选4奪存储器块(MB0 )的源极S施加2V电压、对漏极D施加6V 电压。
接着，在时刻tl,通过使开关晶体管SW: F为截止状态来将存 储器单元阵列与电源电路分离，且使开关晶体管SW: A1 SW: A2、 SW: A9 SW: A10为截止状态，而使选择存储器网(存储器网13a)
和非选择存储器网(存储器网13b)所含有的所有存储器栅电极
(MG1 MG8)为浮置状态。
接着，在时刻t2将非选择存储器网(MB8 MB15)所含有的所 有控制栅电极(CGI CG8)从1.5V下降到0V。通过该动作，非选 一奪存储器网(MB8-MB15)的所有存储器片册电极(MG1 MG8)因 电容耦合而^皮降压至Ve- 1.2V。
其后，在时刻t3使开关晶体管SW: A1 A2、 A9 A10为导通 状态，在两个不同的存储器网13a和存储器网13b之间对相互对应的 存储器栅电极(MG1 MG8)进行电荷共享。通过该工作，包括选择 块的选4奪存储器网(MBO ~ MB7 )的所有存储器栅电极(MG1 ~ MG8 ) 的电^[立一皮「争压至Ve - 0.6V。
其后，在时刻t4使开关晶体管SW: A1 SW: A2、 SW: A9 ~ SW: A10为截止状态。由此，在由存储器单元阵列9内的非选择存 储器网(MB8 MB15)将施加于存储器栅电极(MG1 MG8)的电 压降压了之后，与选择存储器网(MB0 MB7)的对应的存储器栅电 极(MG1 MG8)进行电荷共享，从而能够将选择存储器网(MBO~ MB7)的存储器栅电极(MG1 MG8)的电压降压。
其后，例如如上述实施方式7所述那样，在同一存储器网(MBO MB7)内所含有的选择存储器块(MBO)与非选择存储器块(MB1~ MB7)之间进行电荷共享，并如上述实施方式3所述那样，在选择存 储器块(MBO )内的存储器栅电极(MG1 ~ MG8 )之间进行电荷共享， 能够对选择存储器块(MBO)内的存储器栅电极(MG1 )进行擦除动 作。这样在实施方式9中也与上述实施方式8相同，其特征在于在进 行了 3阶段的降压和电荷共享之后实施擦除动作。
通过使用这样的顺序进行擦除动作，与上述实施方式7和上述实 施方式3相比，可对存储器栅电极(MG1 )的电位进一步降压。因此， 即使减小了负电压发生用电荷泵电路的发生电压电平，也能够得到较 高的存储器栅电极(MG1 )电位。其结果，能够减小电荷泵电路的规 模，能够缩小芯片面积。即，利用3阶段的降压和电荷共享工作而将 选择存储器块(MB0)内的存储器栅电极(MG1)的电位充分降压，
因此，在其后能够减轻用电荷泵电路将选择存储器块(MB0)的存储 器栅电极(MG1 )降低到擦除电压的负担。如此，能够减轻电荷泵电 路的负担，因此能够减小电荷泵电路的规模，能够缩小芯片面积。 在本实施方式9中，在由存储器单元阵列9内的非选择存储器网
(MB8 MB15)将施加于存储器栅电极(MG1 MG8)的电压降压 后，与选择存储器网(MB0 MB7)的对应的存储器栅电极(MG1 ~ MG8)进行电荷共享，从而能够将选择存储器网(MB0 MB7)的存 储器栅电极(MG1 MG8)的电压降压。其后，例如如上述实施方式 7所述那样，在选择存储器块(MBO)的存储器栅电极(MG1)与非 选择存储器块(MB1 MB7)的存储器栅电极(MG1 )之间实施电荷 共享来对选择存储器块(MBO)的存储器栅电极(MG1 )的电压降压 了之后，如图15所示的上述实施方式3所述那样，在配置于选择存 储器块(MBO)内的存储器栅电极(MG1 MG8)之间实施电荷共享。 但是，在由非选择存储器网(MB8 MB15)将施加于存储器栅电极
(MG1 MG8)的电压降压后与选择存储器网(MB0 MB7)的对应 的存储器栅电极(MG1 MG8)进行电荷共享，从而将选择存储器块
(MBO)的存储器栅电极(MG1)的电压充分降压的情况下，即使不 实施如图50所示的上述实施方式7所述那样的、对选择存储器块
(MBO)与非选择存储器块(MB1 MB7)之间的降压和电荷共享也 可以。即使不实施如图15所示的上述实施方式3所述那样的、在配 置于选择存储器块(MBO)内的存储器栅电极(MG1 MG8)之间的 电荷共享也可以。
在本实施方式9中，对为了实现擦除动作而对存储器栅电极进行 降压进行了说明，但对于例如为实现写入动作而对存储器栅电极进行 升压，也能够适用电荷共享工作。
在本实施方式9中，对于各存储器块内的开关晶体管SW: B的 构成与上述实施方式3相同，但当然做成与上述实施方式1和上述实 施方式2相同的构成和工作，也能取得相同效果。
(实施方式10)(在实施方式1-4、 7~ 9中进行FN擦除的例
子)
实施方式IO与实施方式1~4、 7~9的不同点在于数据的擦除方 式。在上述实施方式1~4、 7~9中，以采用将由带间隧道现象引起 的热孔注入作为电荷存储膜的氮化硅膜的方式作为擦除方式为例进 行了说明，但在本实施方式10中，对使用FN ( Fowler - Nordheim ) 隧道电流的方式作为4察除方式进行说明。即，在上述实施方式1 4、 7 ~ 9中，通过从半导体衬底向电荷存储膜注入热孔来抵消在电荷存储 膜上存储的电子，从而来进行擦除动作，而在本实施方式10中，以 FN隧道电流将在电荷存储膜上存储的电子从电荷存储膜释放到半导 体衬底，从而来进行擦除动作。在本发明说明的方法中，采用使用该 FN隧道电流的擦除方式对存储器栅电极的电位进行降压，也能在减
电极的电位。即，关于存储器栅电极的降压方法，利用上述实施方式 1~4、 7 9记载的方法和与其完全相同的方法来进行降压。通过使施 加于被降压了的存储器栅电极的电压为可在负电压发生用电荷泵电 路进行擦除动作的擦除电压，从而将存储在由氮化硅膜构成的电荷存 储膜上的电子以FN隧道电流释放到半导体衬底上。此时，对源极区 域/漏极区域(扩散层)施加0V。可知如此在本实施方式10中说明的 使用FN隧道电流的擦除方式中，利用降压和电荷共享进行本发明的 降压动作也是有效的。即，即使是使用FN隧道电流的擦除方式，通 过使用本发明的降压动作，从而能够减小负电压发生用电荷泵电路的 发生电压电平，能够缩小电荷泵电路的规模。
图56是表示使用FN隧道的擦除方式与使用带间隧道现象的擦除 方式所必需的1个单元中的4察除电流的图。如图56所示可知，与使 用带间隧道现象的擦除方式相比，使用FN隧道电流的擦除方式中， 所消耗的擦除电流较小，为前者的1/1000左右。由此，在使用FN隧 道电流的擦除方式中具有如下优点(1)通过增加同时擦除的单元 数而实现擦除动作的高速化，或(2)通过减少擦除电流源而可降低
非易失性半导体存储器件(组件)的面积。
(实施方式ll)(在实施方式1 4、 7 9中对控制栅电极施加 的电压允许负电压的例子)
在本实施方式11中，说明对施加于控制栅电极的电压施加负电
压的情况。在上述实施方式1~4、 7~9中，施加于控制斥册电极的电 压的最小值是0V。但是，例如为了抑制在利用存储器单元的换算进 行读出时的非选择单元的漏电流，有时对非选择单元的控制栅电极施 加负电压(Vcg)。此时，在上述实施方式1 ~4、 7 9说明的降压动 作中，能够使控制栅电极的下降电压为大于1.5 V的下降幅度(从1.5 V 到0V)的下降幅度(从1.5V到Vcg)。由此，在进行存储器栅电极 的降压动作时，控制栅电极的电位位移变大，因此可得到如下效果 (1)能够生成更大的负电位，或(2)能够减小最初施加于存储器栅 电才及的电位Ve。
(实施方式12)(开关晶体管的设备构造1 ) 在本实施方式12中，对开关晶体管的设备构造进行说明。 图57是表示在相对于p型硅衬底PS和n型阱NWL而对存储器 栅电极(MG)施加正负两极性的电压时，仅在施加负极性电压时使 用电容耦合进行降压的开关晶体管的MOSFET构造例的图。即，设 于控制电路与存储器栅电极(MG)之间的开关晶体管由p沟道型 MOSFETQp构成。
具体而言，对p沟道型MOSFETQp的构成进行说明。如图57所 示，在p型硅衬底PS上形成有由n型半导体区域(导入了磷、砷等 n型杂质的半导体区域)构成的n型阱NWLl。在该n型阱NWLl内 形成有作为p沟道型MOSFET的源极区域和漏极区域的一对扩散层 DL1。该扩散层DL1例如由导入了硼(B)等p型杂质的p型半导体 区域构成。在一对扩散层DL1之间的硅衬底PS上隔着栅绝缘膜(未 图示)形成有栅电极G3。如此构成的开关晶体管(p沟道型 MOSFETQp )的源极区域(左侧的扩散层DL1 )与存储器栅电极(MG) 连接，开关晶体管(p沟道型MOSFETQp)的漏极区域(右侧的扩散
层DL1 )与控制电路连接。
接着，对开关晶体管(p沟道型MOSFETQp)的工作进行说明。
首先，对在对存储器栅电极施加负极性电压的情况，即，对相对于与 存储器栅电极连接的存储器单元进行负偏压方向的降压动作的情况
进行说明。此时，通过对开关晶体管(p沟道型MOSFETQp)的栅电 极G3施加预定电压，使开关晶体管(p沟道型MOSFETQp)为导通 状态。在由控制电路供给负极性电压时，该负极性电压从开关晶体管
栅电极(MG)。因此，通过使开关晶体管(p沟道型MOSFETQp) 为导通状态而对存储器栅电极(MG)施加负极性电极。其后，通过 使开关晶体管(p沟道型MOSFETQp)为截止状态，从而使存储器栅 电极(MG)为浮置状态。利用通过使与存储器栅电极(MG)相邻的 控制栅电极的电位发生变化而产生的电容耦合，对施加于存储器栅电 极(MG)的电位进行降压。其后，将进行了该降压动作的存储器栅 电极(MG)与成为擦除对象的存储器栅电极电连接而进行电荷共享。 由此，能够降低施加于作为擦除对象的存储器栅电极的电位。
与此相反，对在对存储器栅电极施加正极性电压的情况，即对相 对于与存储器栅电极连接的存储器单元进行正偏压方向的升压工作 的情况进行说明。此时，通过对开关晶体管(p沟道型MOSFETQp) 的栅电极G3施加预定电压而使开关晶体管(p沟道型MOSFETQp) 为导通状态。在由控制电路供给正极性电压时，该正极性电压从开关 晶体管(p沟道型MOSFETQp)的漏极区域通过源极区域而被供给到 存储器^"电极(MG)。因此，通过4吏开关晶体管(p沟道型MOSFETQp) 为导通状态而对存储器栅电极(MG)施加正极性电极。其后，需要 通过使开关晶体管(p沟道型MOSFETQp)为截止状态来使存储器栅 电极(MG)为浮置状态，但在此时，在开关晶体管由p沟道型MOSFET 构成时会产生问题。即，在由控制电路施加正极性电压时，开关晶体 管(p沟道型MOSFETQp)的漏极区域(p型半导体区域)与n型阱 NWL1之间的pn结被正向偏置，因此即使使开关晶体管(p沟道型MOSFETQp)为截止状态，也会从漏极区域向n型阱NWL1流过电 流。而且，在开关晶体管(p沟道型MOSFETQp)为截止状态之前， 存储器栅电极(MG)被施加正极性电压，因此，开关晶体管(p沟 道型MOSFETQp)的源极区域(p型半导体区域)与n型阱NWL1 之间的pn结也被正向偏置。因此，也会从开关晶体管(p沟道型 MOSFETQp)的源极区域(p型半导体区域)向n型阱NWLl流过电 流。由此，即使使开关晶体管(p沟道型MOSFETQp)为截止状态， 也会从与存储器栅电极(MG)连接的源极区域向n型阱NWLl流过 电流，因此难以使存储器栅电极(MG)为维持着自控制电路供给的 正极性电压的浮置状态。即，在由p沟道型MOSFETQp构成开关晶 体管时，即使使开关晶体管(p沟道型MOSFETQp)为截止状态，也 无法使存储器栅电极(MG)为维持着自控制电路供给的正极性电压 的浮置状态(施加于存储器栅电极(MG)的电位降低)，因此，难 以对与存储器栅电极(MG)连接的存储器单元进行正偏置方向的升 压工作。由以上可知，在由p沟道型MOSFETQp构成开关晶体管时， 仅限于对与存储器栅电极(MG)连接的存储器单元进行负偏压方向 的降压动作时有效。
(实施方式13)(开关晶体管的设备构造2)
在上述实施方式12中，对由p沟道型MOSFETQp构成开关晶体 管的情况进行了说明，但在本实施方式13中，对由p沟道型MOFET 和n沟道型MOSFET构成开关晶体管的情况进行说明。
图58是表示在相对于p型硅衬底PS而对存储器栅电极(MG) 施加正负两极性的电压时，能够在施加负极性电压时使用电容耦合进 行降压、且在施加正极性电压时也利用电容耦合进行升压的开关晶体 管的MOSFET构造例的图。即，设于控制电路与存储器栅电极(MG) 之间的开关晶体管是通过将p沟道型MOSFETQp和n沟道型 MOSFETQn串联连接而构成。
具体而言，首先对p沟道型MOSFETQp的构成进4亍i兌明。如图 58所示，在p型硅衬底PS上形成有由n型半导体区域(导入了磷、
砷等n型杂质的半导体区域)构成的n型阱NWL1 。在该n型阱NWL1 内形成有成为p沟道型MOSFET的源极区域和漏才及区域的一对扩散 层DL1。该扩散层DL1例如由导入了硼(B)等p型杂质的p型半导 体区域构成。在一对扩散层DL1之间的硅衬底PS上隔着栅绝缘膜(未 图示)形成有栅电极G3。如此构成的开关晶体管(p沟道型 MOSFETQp)的源极区域(左侧的扩散层DL1 )与存储器栅电极(MG) 连接，开关晶体管(p沟道型MOSFETQp)的漏极区域(右侧的扩散 层DL1 )与后述的n沟道型MOSFETQn的源才及区域连4妾。
接着，对n沟道型MOSFETQn的构成进行说明。如图58所示， 在p型硅衬底PS上形成有由n型半导体区域(导入了磷、砷等n型 杂质的半导体区域)构成的n型阱NWL2。在该n型阱NWL2内形成 有成为p型阱PWL,并在该p型阱PWL内形成成为n沟道型MOSFET 的源极区域和漏极区域的一对扩散层DL2。该扩散层DL2例如由导 入了磷(P)、砷(As)等n型杂质的n型半导体区域构成。在一对 扩散层DL2之间的硅衬底PS上隔着栅绝缘膜(未图示)形成有栅电 极G4。如此构成的n沟道型MOSFETQn的源极区域(左侧的扩散层 DL2)与p沟道型MOSFETQp的漏极区域(扩散层DL1 )连接，n 沟道型MOSFETQn的漏极区域(右侧的扩散层DL2 )与控制电路连 接。
接着，对开关晶体管(p沟道型MOSFETQp和n沟道型 MOSFETQn)的工作进行说明。首先，说明在对存储器栅电极施加负 极性电压的情况，即，对相对于与存储器栅电极连接的存储器单元进 行负偏置方向的降压动作的情况。此时，通过对p沟道型MOSFETQp 的栅电极G3施加预定电压，使p沟道型MOSFETQp为导通状态。 并对n沟道型MOSFETQn的栅电极G4施加预定电压而使n沟道型 MOSFETQn为导通状态。
在该状态下，在由控制电路供给负极性电压时，该负极性电压通 过开关晶体管(p沟道型MOSFETQp和n沟道型MOSFETQn)而被 供给到存储器栅电极(MG)。因此，通过使开关晶体管(p沟道型
MOSFETQp和n沟道型MOSFETQn )为导通状态而对存储器栅电极 (MG)施加负极性电极。其后，通过使p沟道型MOSFETQp为截止 状态，从而使存储器栅电极(MG)为浮置状态。利用通过使与存储 器栅电极(MG)相邻的控制栅电极的电位发生变化而产生的电容耦 合，对施加于存储器栅电极(MG)的电位进行降压。其后，将进行 了该降压动作的存储器栅电极(MG)与成为擦除对象的存储器栅电 极电连接而进行电荷共享。由此，能够降低施加于作为擦除对象的存 储器栅电极的电位。
在此，在通过使p沟道型MOSFETQp为截止状态而使存储器栅 电极(MG)为浮置状态时，在n沟道型MOSFETQn中，由于由控制 电路对n沟道型MOSFETQn的漏极区域(n型半导体区域)施加负 极性电压，因此例如n沟道型MOSFETQn的漏才及区域(n型半导体 区域)与p型阱PWL之间的pn结成为被施加正向偏置的状态。因此， 在n沟道型MOSFETQn的漏极区域(n型半导体区域)与p型阱PWL 之间流过漏电流。但是，在本实施方式13中，做成在p型阱PWL与 p型硅衬底PS之间设置n型阱NWL2的构造。因此，能够抑制漏电 流流到；圭^)"底PS。
接着，对在对存储器栅电极施加正极性电压的情况，即说明相对 于与存储器栅电极连接的存储器单元进行正偏压方向的升压工作的 情况。此时，通过对p沟道型MOSFETQp的4册电才及G3施加预定电 压而使p沟道型MOSFETQp为导通状态。并对n沟道型MOSFETQn 的才册电才及G4施加预定电压而4吏n沟道型MOSFETQn为导通状态。
在该状态下，在由控制电路供给正极性电压时，该正极性电压通 过开关晶体管(p沟道型MOSFETQp和n沟道型MOSFETQn)而被 供给到存储器栅电极(MG)。因此，通过使开关晶体管(p沟道型 MOSFETQp和n沟道型MOSFETQn)为导通状态而对存储器栅电极 (MG)施加正极性电极。其后，通过使n沟道型MOSFETQn为截止 状态来使存储器栅电极(MG)为浮置状态。利用通过使与存储器栅 电极(MG)相邻的控制栅电极的电位发生变化而产生的电容耦合，
对施加于存储器栅电极(MG)的电位进行升压。其后，将进行了该 升压工作的存储器栅电极(MG)与成为写入对象的存储器栅电极电 连接而进行电荷共享。由此，能够提高施加于作为写入对象的存储器 才册电一及的电位。
在此，在本实施方式13中，由于作为开关晶体管采用将n沟道 型MOSFETQn和p沟道型MOSFETQp串联连4妻的构成，因此通过使 n沟道型MOSFETQn为截止状态，能够使施加了正极性电压的存储 器栅电极(MG)为维持着正极性电压的浮置状态。即，在n沟道型 MOSFETQn中，在由控制电^各施加正才及性电压时，n沟道型 MOSFETQn的漏极区域(n型半导体区域)与p型阱PWL之间的pn 结和n沟道型MOSFETQn的源极区域(n型半导体区域)与p型阱 PWL之间的pn结^皮施加反向偏压。因此，能够通过使n沟道型 MOSFETQn为截止状态而将经p沟道型MOSFETQp与n沟道型 MOSFETQn的源极区域连接的存储器栅电极(MG )为维持着自控制 电路供给的正极性电压的浮置状态。换言之，由于n沟道型 MOSFETQn的漏极区域(n型半导体区域)与p型阱PWL之间的pn 结一皮施加反向偏压，因此几乎没有电 流流 过。
由以上可知，通过将开关晶体管采用将n沟道型MOSFETQn和p 沟道型MOSFETQp串联连接的构成，从而在对存储器栅电极(MG) 施加正负两极性电压时，能够在施加负才及性电压时使用电容耦合来进 行降压，且能够在施加正极性电压时使用电容耦合来进行升压。
本发明能广泛应用于制造非易失性半导体存储器件的制造业。
权利要求
1.一种非易失性半导体存储器件，其特征在于，具有:半导体衬底；形成于上述半导体衬底上的第一电荷存储膜；形成于上述第一电荷存储膜上的第一栅电极；与上述第一栅电极相邻而形成的第二栅电极；以及用于控制上述第一栅电极和上述第二栅电极的电位的控制电路，在进行与存储于上述第一电荷存储膜上的电荷量对应的数据的擦除动作时，上述控制电路进行工作，以向上述第一栅电极供给第一电位、向上述第二栅电极供给第二电位，其后，上述控制电路进行工作，以使上述第一栅电极成为浮置状态，其后，为使上述第一栅电极的电位从上述第一电位变为低于上述第一电位的负的第三电位，上述控制电路进行工作，以向上述第二栅电极供给低于上述第二电位的第四电位。
2. 根据权利要求1所述的非易失性半导体存储器件，其特征在于，体管的源极、漏极的一对半导体区域，上述第二栅电极隔着绝缘膜与上述第一栅电极的侧面相邻，且配 置在上述一对半导体区域之间的上述半导体衬底上。
3. 根据权利要求1所述的非易失性半导体存储器件，其特征在 于，还具有形成在上述半导体衬底上的第二电荷存储膜； 形成在上述第二电荷存储膜上的第三栅电极；以及 与上述第三栅电极相邻而形成的第四栅电极， 上述控制电路向上述第一栅电极供给上述第一电位的工作是如 下这样进行的上述控制电路进行工作，以向上述第三栅电极供给第 五电位、向上述第四栅电极供给第六电位，其后，上述控制电路进行 工作，以使上述第三栅电极成为浮置状态，其后，为使上述第三栅电 极的电位变为低于上述第五电位的负的第七电位，上述控制电路进行 工作，以向上述第四栅电极供给低于上述第六电位的第八电位，其后， 通过上述控制电路的工作使上述第一斥册电极和上述第三栅电极电连 接。
4. 根据权利要求2所述的非易失性半导体存储器件，其特征在 于，还具有形成在上述半导体衬底上的第二电荷存储膜；形成在上述第二电荷存储膜上的第三栅电极；以及与上述第三栅电极相邻而形成的第四栅电极，上述控制电路向上述第一栅电极供给上述第一电位的工作是如 下这样进行的上述控制电路进行工作，以向上述第三栅电极供给第 五电位、向上述第四栅电极供给第六电位，其后，上述控制电路进行 工作，以使上述第三栅电极成为浮置状态，其后，为使上述第三栅电 极的电位变为低于上述第五电位的负的第七电位，上述控制电路进行 工作，以向上述第四栅电极供给低于上述第六电位的第八电位，其后， 通过上述控制电路的工作使上述第一栅电极和上述第三栅电极电连 接。
5. 根据权利要求1所述的非易失性半导体存储器件，其特征在于，上述第一栅电极和上述第二栅电极存在于存储器单元阵列区域 内，在上述存储器单元阵列区域之外不存在负电压发生电路。
6. 根据权利要求3所述的非易失性半导体存储器件，其特征在于，从上述第一栅电极至上述第四栅电极存在于存储器单元阵列区 域内，在上述存储器单元阵列区域之外不存在负电压发生电路。
7. 根据权利要求2所述的非易失性半导体存储器件，其特征在 于，还具有形成在上述半导体衬底上的第三电荷存储膜；形成在上述第三电荷存储膜上的第五栅电极；以及与上述第五栅电极相邻而形成的第六栅电极，在上述第 一栅电极成为上述第三电位后，通过上述控制电路的工 作使上述第一栅电极和上述第五栅电极电连接，从而使上述第五栅电 极成为第九电位，其后，上述控制电路进行工作，以使上述第五栅电极成为浮置状 态，其后，为使上述第五栅电极的电位成为低于上述第九电位的负的 第十电位，上述控制电路进行降低上述第六栅电极的电位的工作。
8. 根据权利要求1所述的非易失性半导体存储器件，其特征在 于，还具有形成在上述半导体衬底上的第四电荷存储膜； 形成在上述第四电荷存储膜上的第七栅电极；以及 在上述半导体衬底内成为包括上述第一栅电极的第一晶体管的源极、漏极的一对半导体区域，上述第二4册电极隔着绝缘膜而配置在上述第一栅电极的侧面， 上述第七栅电极隔着绝缘膜而配置在上述第二栅电极的侧面， 上述第二栅电极和上述第七栅电极配置在上述一对半导体区域之间的上述半导体衬底上，上述第二栅电极的上述第二电位是通过上述第七栅电极的电位升压而升压了的电位。
9. 根据权利要求1所述的非易失性半导体存储器件，其特征在于，上述第一栅电极和上述第二栅电极分别是包含在不同的存储器 单元中且构成不同的字线的栅电极，且这些字线是相邻字线。
10. 根据权利要求1所述的非易失性半导体存储器件，其特征在于，上述第一电荷存储膜是氮化硅膜。
11. 一种非易失性半导体存储器件，其特征在于，具有 半导体衬底；形成于上述半导体衬底上的第一电荷存储膜；形成于上述第一电荷存储膜上的第一栅电极；与上述第一栅电极相邻而形成的第二4册电极；形成于上述半导体衬底上的第二电荷存储膜；形成于上述第二电荷存储膜上的第三栅电极；与上述第三栅电极相邻而形成的第四栅电极；以及用于控制上述第一栅电极、上述第二4册电极、上述第三栅电极和 上述第四栅电极的电位的控制电路，在进行与存储于上述第二电荷存储膜上的电荷量对应的数据的 重写动作时，上述控制电路进行工作，以向上述第一栅电极供给第一电位、向 上述第二栅电极供给第二电位、向上述第三4册电极供给第三电位、向 上述第四栅电极供给第四电位，上述控制电路进行工作，以使上述第一栅电极和上述第三栅电极 成为浮置状态，为使上述第一栅电极的电位变成第五电位，上述控制电路进行工 作，以向上述第二栅电极供给第六电位，其后，为成为上述第三电位和上述第六电位之间的中间电位即第 七电位，上述控制电路进行工作，以使上述第一栅电极和上述第三栅 电才及电连4妄，其后，上述控制电路进行工作，以通过电切断上述第三栅电极和 上述第一栅电极来使上述第一栅电极和上述第三4册电极成为浮置状态，其后，为使上述第三栅电极的电位变成第八电位，上述控制电^各 进行工作，以向上述第四栅电极供给第九电位，当上述第六电位大于上述第二电位时，上述第九电位大于上述第 四电4立， 当上述第六电位小于上述第二电位时，3h述第九电位小于上述第四电位。
12. 根据权利要求11所述的非易失性半导体存储器件，其特征在 于，还具有形成在上述半导体衬底上的第三电荷存储膜；形成在上述第三电荷存储膜上的第五栅电极；以及与上述第五4册电极相邻而形成的第六栅电极，为使上述第五栅电极的电位成为第十电位，上述控制电路进行工 作，以〗吏上述第三栅电极和上述第五栅电极电连接，其后，上述控制电路进行工作，以通过电切断上述第三栅电极和 上述第五栅电极来4吏上述第三栅电极和上述第五4册电极成为浮置状 态，为使上述第五栅电极的电位成为第十一电位，上述控制电路进行 工作，以向上述第六栅电极供给第十二电位。
13. 根据权利要求12所述的非易失性半导体存储器件，其特征在于，在同一存储器网内配置有上述第一栅电极至上述第六栅电极， 在上述存储器网内具有除上述第一电荷存储膜至上述第三电荷 存储膜以外的多个第四电荷存储膜；分别形成于各上述第四电荷存储 膜上的各第七栅电极；以及与上述第七栅电极相邻而形成的第八栅电 极，为使在上述存储器网内的上述第一电荷存储膜至上述第四电荷 存储膜中存储的电荷量所对应的数据为相同数据，上述控制电路对上 述存储器网内的多个上述第七栅电极和第八栅电极反复进行如下工 作使上述多个第七栅电极与其他第七栅电极电连接的工作、进行电 切断的工作、以及为了使上述第七栅电极的电位变化而使与上述第七 栅电极相邻的上述第八栅电极的电位变化的工作。
14. 根据权利要求12所述的非易失性半导体存储器件，其特征在于， 上述第一栅电极和上述第二栅电极包含在一个存储器单元内， 上述第三栅电极和上述第四栅电极包含在一个存储器单元内， 上述第五栅电极和上述第六栅电极包含在一个存储器单元内。
15. 根据权利要求14所述的非易失性半导体存储器件，其特征在于，由上述第一栅电极和上述第二栅电极构成分裂栅式存储器单元， 由上述第三栅电极和上述第四栅电极构成分裂栅式存储器单元， 由上述第五栅电极和上述第六栅电极构成分裂栅式存储器单元， 上述第一电荷存储膜至上述第三电荷存储膜是氮化硅膜。
16. 根据权利要求15所述的非易失性半导体存储器件，其特征在于，上述重写动作是擦除动作，上述第一栅电极至上述第六栅电极存 在于存储器单元阵列区域内，在上述存储器单元阵列区域之外不存在 负电压发生电路。
17. —种非易失性半导体存储器件，其特征在于，包括 半导体衬底；形成于上述半导体衬底上的第一电荷存储膜； 形成于上述第一电荷存储膜上的第 一栅电极； 与上述第一栅电极相邻而形成的第二栅电极； 形成于上述半导体衬底上的第二电荷存储膜； 形成于上述第二电荷存储膜上的第三栅电极； 与上述第三栅电极相邻而形成的第四栅电极； 用于使上述第一栅电极成为浮置状态的第一开关；以及 用于使上述第二栅电极成为浮置状态的第二开关。
18. 根据权利要求17所述的非易失性半导体存储器件，其特征在于，还具有用于使上述第一栅电极和上述第三栅电极电连接的第三开关。
19. 一种非易失性半导体存储器件，包括具有位于半导体衬底上的第 一存储器块和第二存储器块的存储器网， 在上述第一存储器块上形成有(a) 形成于上述半导体衬底上的第一电荷存储膜；(b) 形成于上述第一电荷存储膜上的第一存储器栅电极；(c )隔着绝缘膜与上述第 一 存储器栅电极相邻而形成的第 一 控制 4册电4及；以及(d) 具有形成在上述半导体衬底内的第一源极区域和第一漏极 区域的第一非易失性存储器单元，在上述第二存储器块上形成有(e) 形成于上述半导体衬底上的第二电荷存储膜；(f) 形成于上述第二电荷存储膜上的第二存储器栅电极；(g) 隔着绝缘膜与上述第二存储器栅电极相邻而形成的第二控 制4册电纟及；以及(h) 具有形成在上述半导体衬底内的第二源极区域和第二漏极 区域的第二非易失性存储器单元，在上述半导体衬底上形成有用于控制上述第一存储器栅电极、上 述第一控制栅电极、上述第二存储器栅电极和上述第二控制栅电极的 电位的控制电路，上述非易失性半导体存储器件的特征在于，在进行上述第一非易失性存储器单元中存储的数据的重写动作 时，上述控制电路进行的工作包括如下工作在对上述第一存储器栅电极和上述第二存储器栅电极施加同电 位的第一电位，且对上述第二控制栅电极施加第二电位之后，使上述 第二存储器栅电极为浮置状态，其后，利用使施加在上述第二控制栅 电极上的电位从上述第二电位变化到第三电位而产生的电容耦合，来 使施加于上述第二存储器栅电极上的电位从上述第一电位变成第四 电位，其后，通过使上述第一存储器栅电极和上述第二存储器栅电极 电连接，来使施加在上述第一存储器栅电极和上述第二存储器栅电极 上的电位成为同电位的第五电位。
20. —种非易失性半导体存储器件，在半导体衬底上具有含有多个存储器块的第 一存储器网和含有多个存储器块的第二存储器网，在上述第一存储器网上形成有(a) 形成于上述半导体衬底上的第一电荷存储膜；(b) 形成于上述第一电荷存储膜上的第一存储器栅电极；(c) 隔着绝缘膜与上述第一存储器栅电极相邻而形成的第一控制 牙册电才及；以及(d )具有形成在上述半导体衬底内的第 一 源极区域和第 一 漏极 区域的第一非易失性存储器单元， 在上述第二存储器网上形成有(e) 形成于上述半导体衬底上的第二电荷存储膜；(f) 形成于上述第二电荷存储膜上的第二存储器栅电极；(g) 隔着绝缘膜与上述第二存储器栅电极相邻而形成的第二控 制4册电纟及；以及(h )具有形成在上述半导体衬底内的第二源极区域和第二漏极 区域的第二非易失性存储器单元，在上述半导体村底上形成有用于控制上述第一存储器栅电极、上 述第一控制栅电极、上述第二存储器栅电极和上述第二控制栅电极的 电位的控制电路，上述非易失性半导体存储器件的特征在于，在进行上述第一非易失性存储器单元中存储的数据的重写动作 时，上述控制电路进行的工作包括如下工作在对上述第一存储器栅电极和上述第二存储器栅电极的电位施 加同电位的第一电位，且对上述第二控制栅电极施加第二电位之后， 使上述第二存储器栅电极成为浮置状态，其后，利用使施加在上述第 二控制栅电极上的电位从上述第二电位变化到第三电位而产生的电 容耦合，来使施加在上述第二存储器栅电极上的电位从上述第一电位 变成第四电位，其后，通过使上述第一存储器栅电极和上述第二存储 器栅电极电连接，来使施加在上述第一存储器栅电极和上述第二存储 器栅电极上的电位成为同电位的第五电位。
全文摘要
本发明提供一种非易失性半导体存储器件。使构成存储器单元的栅电极为浮置状态，使相邻的其他栅电极的电位发生变化，利用该变化和电容耦合比对栅电极的电位进行降压。例如还将栅电极和其他栅电极连接而进行电荷共享，然后，利用与相邻的其他栅电极的电容耦合对另外的栅电极进行降压，从而能够将另外的栅电极的电位降压较大。由此，能够降低电荷泵电路的发生电压电平。其结果是能减小电荷泵电路的规模或不需要该电路本身，能缩小芯片面积。
文档编号H01L27/115GK101373633SQ20081013084
公开日2009年2月25日 申请日期2008年8月19日 优先权日2007年8月24日
发明者久本大, 岛本泰洋, 有金刚 申请人:株式会社瑞萨科技