包括叠置nand型电阻存储器单元串的非易失性存储器件及其制造方法

专利名称：包括叠置nand型电阻存储器单元串的非易失性存储器件及其制造方法
技术领域：
本发明涉及半导体存储器件，且更具体地，涉及非易失性存储器 件及其制造方法。
背景技术：
可将半导体存储器件分类成易失性存储器件以及非易失性存储器 件。即使电源被切断，非易失性存储器件也能保持存储于其中的数据。 因此，非易失性存储器件可用于计算机、移动电信系统、存储器卡等 之中。
闪速存储器件是一种这样的非易失性存储器件。具有叠置栅极结 构的存储器单元可用在闪速存储器件中。叠置栅极结构可以包括顺序 叠置在沟道区上的隧穿氧化层、浮动栅极、栅极间介电层和控制栅极 电极。为了增加闪速存储器单元的可靠性和/或编程效率，可提高隧 穿氧化层的膜质量，和/或可增加单元的耦合率。
还开发了电阻存储器件。电阻存储器件可包括磁性随机存取存储 器(MRAM)设备、相变存储器件和/或电阻随机存取存储器(RRAM) 设备。电阻存储器件的单位单元可包括具有两个电极的数据存储元件 和插入其间的可变电阻器层。当电阻存储器件是MRAM设备时，可变 电阻器层可包括顺序叠置的钉扎层、隧穿绝缘层和自由层，并且隧穿 绝缘层和自由层可包括铁磁层。当电阻存储器件是相变存储器件时， 可变电阻器层可包括相变材料层，例如硫族化物层。当电阻存储器件 是RRAM设备时，可变电阻器层可以是镨钙锰氧化物((Pr,Ca)Mn03) 层("PCMO层")。可变电阻器层，即数据存储材料层，可以根据
施加到电极之间的电信号(电压或电流)的极性和/或幅度而具有第 一电阻或高于第一电阻的第二电阻。
例如，在名称为"Non-Volatile Semiconductor Memory Device"的 韩国特开专利公布No.l0-2004-79328中公开了 RRAM设备。根据该韩 国特开专利公布，多个NAND型单位单元可并联连接到一条位线，且 每一个NAND型单位单元可包括彼此串联连接的多个可变电阻设备和 彼此串联连接的多个开关MOS晶体管。每个开关MOS晶体管可并联 连接到一个可变电阻设备。开关MOS晶体管可以一维地设置在半导体 基板上，且可变电阻设备可提供在MOS晶体管上。因此，限制了使用 NAND型单位单元的常规RRAM设备的设备集成度的提高。
作为另一示例，在名称为"Semiconductor Device"的日本特开专 利公布No.2005-260014中公开了相变存储器件。根据该日本特开专利 公布， 一对相变存储器单元被叠置在半导体基板上，并且位线被插入 该对相变存储器单元之间。也就是，该对叠置的相变存储器单元共享 插入其间的一条位线。因此，日本特开专利公布公开了 NOR型相变存 储器件。

发明内容
根据本发明的一些实施例，NAND型电阻存储器单元串包括位线 和连接到该位线的多个串联连接的电阻存储器单元。多个电阻存储器 单元可包括第一节点、第二节点和第三节点、连接在第一节点和第二 节点之间的加热元件、连接在第二节点和第三节点之间的可变电阻器， 和具有连接到第一节点的第一端子以及连接到第三节点的第二端子的 开关设备。
根据本发明的其它实施例，NAND型电阻存储器单元串包括基板、 位于该基板上的绝缘层、多个串联连接的电阻存储器单元，所述多个 串联连接的电阻存储器单元叠置在该绝缘层中以使多个电阻存储器单
元中的第一个位于该基板上并且多个电阻存储器单元中的下一个位于 多个电阻存储器单元中的第一个上，还包括位于绝缘层上且电连接到 多个电阻存储器单元中的最后一个的位线。
根据本发明的另外的实施例，制造NAND型电阻存储器单元的方
法包括在基板上形成绝缘层。多个串联连接的电阻存储器单元被形成 为叠置在绝缘层中，以使得多个电阻存储器单元中的第一个位于基板 上并且多个电阻存储器单元中的下一个位于多个电阻存储器单元中的 第一个上。位线形成在绝缘层上且电连接到多个电阻存储器单元中的 最后一个。


图1是示出根据本发明一些实施例的NAND型电阻存储器单元串 的等效电路图。
图2是示出根据本发明其他实施例的NAND型电阻存储器单元串 的等效电路图。
图3是具有如图1中所示的等效电路图的NAND型电阻存储器单 元串的截面图。
图4是具有如图1中所示的等效电路图的另一NAND型电阻存储 器单元串的截面图。
图5是具有如图2中所示的等效电路图的NAND型电阻存储器单 元串的截面图。
图6A至13A是示出制造图3中所示的NAND型电阻存储器单元 串的方法的平面图。
图6B至13B是示出制造图3中所示的NAND型电阻存储器单元 串的方法的截面图。
图14至17是示出制造图4中所示的NAND型电阻存储器单元串 的方法的截面图。
具体实施例方式
现在将参考附图全面描述本发明，附图中示出了本发明的实施例。 但是，本发明可以很多不同形式体现并且不应将其解释为限于在此列 出的实施例。而是，提供这些实施例以使本公开全面和完整，并将本 发明的范围完全传达给本领域技术人员。在图中，为清楚起见放大了 层和区域的厚度。贯穿全文，相同附图标记表示相同元件。
将理解，当将元件或层被指出在另一元件或层"上"、"连接到" 或"耦合到"另一元件或层时，其可以直接在另一元件或层上、直接 连接或耦合到另一元件或层，或者存在中间元件或层。相比之下，当 元件被称作"直接"在另一元件或层"上"、"直接连接到"或"直 接耦合到"另一元件或层时，不存在中间元件或层。如在此所使用的， 术语"和/或"包括一个或多个所列相关项的任何或所有组合。
将理解，尽管在此使用术语第一、第二、第三等描述各个元件、 部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或 部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区域、 层或部分与另一个区域、层或部分区分开来。因此，在不脱离本发明 的教导的情况下，以下讨论的第一元件、部件、区域、层或部分可被 称为第二元件、部件、区域、层或部分。
在此为了方便描述而使用空间上的关系术语，诸如"下方"、"以 下"、"底部"、"下部"、"上方"、"顶部"、"上部"等，以 描述一个元件或特征与另一个(多个)元件或一个(多个)特征的如 图中所示的关系。将理解，空间关系术语旨在包括除了图中所述取向 之外的使用或操作中的设备的不同取向。例如，如果翻转图中的设备， 则被描述为在其他元件或特征"下方"或"以下"的元件将取向为在 其他元件或特征"上方"。因此，示意性术语"以下"包括上方和下 方两个取向。可另外定向设备(旋转90度或以其他取向)，且相应地 在此使用的空间关系描述符被解释。而且，如在此所使用的，"横向" 指的是与垂直方向基本正交的方向。 在此使用的术语目的仅是描述特定实施例，且不旨在限制本发明。 如在此使用的，单数形式"一个"和"那个"旨在也包括复数形式， 除非上下文另外清楚地指出。将进一步理解，当在该说明书中使用术 语"包括"时，指定存在所述特征、整体、步骤、操作、元件和/或 部件，但是不排除存在或附加一个或多个其他特征、整体、步骤、操 作、元件、部件和/或其组合。
在此参考示意性示出本发明理想化实施例的截面图(和中间结构) 描述本发明的示例性实施例。同样，预期到例如由制造技术和/或容 限导致的图示形状的变化。因此，不应当将本发明的实施例解释为对 在此示出的区域的特定形状的限制，而是包括例如由制造导致的形状 偏差。例如，示出为矩形的注入区域通常在其边缘处具有圆形或曲线 状特征和/或注入浓度梯度，而不是从注入到非注入区域的二元变化。 同样，通过注入形成的隐埋区域会导致在隐埋区域和注入通过其发生 的表面之间的区域中的一些注入。由此，图中所示区域实际上是示意 性的，且其形状并非旨在示出设备区域的实际形状，且不旨在限制本 发明的范围。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语) 都具有本发明所属领域的一般技术人员的通常理解相同的含义。因此，
这些术语包括这期间之后产生的等同术语。将进一步理解，诸如通用 词典中定义的那些术语应当被解释为具有与其在本说明书中以及相关 技术的上下文中的含义一致的含义，且将不被解释为理想化或过于形 式化的含义，除非在此明确地如此定义。
图1是示出根据本发明一些实施例的电阻存储器件的单元阵列块 的一部分的等效电路图。
参考图1，提供了第一和第二 NAND型电阻存储器单元串STR1
和STR2。第一和第二 NAND型电阻存储器单元串STR1和STR2共享 一条位线BL。也就是，第一和第二NAND型电阻存储器单元串STR1 和STR2并联连接。如图1中所示，第一 NAND型电阻存储器单元串 STR1具有与第二NAND型电阻存储器单元串STR2相同的配置。因此， 以下仅描述第一和第二 NAND型电阻存储器单元串STR1和STR2中 的一个、例如仅描述第一NAND型电阻存储器单元串STR1。
第一 NAND型电阻存储器单元串STR1包括串联连接在位线BL 和主开关设备SWO之间的多个电阻存储器单元。如图1中所示，第一 NAND型电阻存储器单元串STR1包括串联连接的第一至第三电阻存 储器单元CL1、 CL2和CL3。但是，包括NAND型电阻存储器单元串 的电阻存储器单元的数目不限于三个。例如，在一些实施例中，NAND 型电阻存储器单元串可包括两个、四个或更多个串联连接的电阻存储 器单元。在一些实施例中，电阻存储器单元CL1、 CL2和CL3可以是 相变存储器单元。也就是，第一、第二和第三电阻存储器单元CL1、 CL2和CL3可以分别是第一、第二和第三相变存储器单元。
主开关设备SW0可以是包括栅极电极、源极和漏极的MOS晶体 管。这种情况下，主开关设备SW0的源极可通过公共源极线CSL接地， 并且主开关设备SW0的漏极可电连接到第一相变存储器单元CL1。而 且，主开关设备SW0的栅极电极可用作第一 NAND型电阻存储器单元 串STR1的主字线WL0。
第一相变存储器单元CL1包括第一、第二和第三节点N1、 N2和 N3，连接在第一和第二节点Nl和N2之间的第一加热器或加热元件 Hl，具有两端分别连接到第二和第三节点N2和N3的第一可变电阻器 Rl，和具有分别连接到第一和第三节点Nl和N3的第一和第二端子的 第一开关设备SW1。也就是说，第一加热器H1和第一可变电阻器R1 彼此串联连接，并且第一开关设备SW1并联连接到包括第一加热器Hl 和第一可变电阻器Rl的第一数据存储元件。第一开关设备SW1可以
是具有源极、漏极和栅极电极的MOS晶体管。这种情况下，第一开关
设备SW1的源极和漏极分别连接到第一和第三节点Nl和N3，且第一 开关设备SW1的栅极电极用作第一字线WL1。而且，第一相变存储器 单元CL1的第一节点Nl连接到主开关设备SW0的漏极。
第二相变存储器单元CL2也具有与第一相变存储器单元CL1相似 的结构。也就是说，第二相变存储器单元CL2包括第一、第二和第三 节点N1、 N2和N3，连接在第一和第二节点N1和N2之间的第二加热 器H2，连接在第二和第三节点N2和N3之间的第二可变电阻器R2， 以及具有分别连接到第一和第三节点Nl和N3的第一和第二端子的第 二开关设备SW2。第二开关设备SW2也可以是具有源极、漏极和栅极 电极的MOS晶体管。第二开关设备SW2的源极和漏极分别连接到第 二相变存储器单元CL2的第一和第三节点Nl和N3，并且第二开关设 备SW2的栅极电极用作第二字线WL2。而且，第二相变存储器单元 CL2的第一节点Nl连接到第一相变存储器单元CL1的第三节点N3。
第三相变存储器单元CL3也具有与第一相变存储器单元CL1相同 的结构。也就是说，第三相变存储器单元CL3包括第一、第二和第三 节点Nl、 N2和N3，连接在第一和第二节点Nl和N2之间的第三加热 器H3，连接在第二和第三节点N2和N3之间的第三可变电阻器R3， 以及具有分别连接到第一和第三节点Nl和N3的第一和第二端子的第 三开关设备SW3。第三开关设备SW3也可以是具有源极、漏极和栅极 电极的MOS晶体管。第三开关设备SW3的源极和漏极分别连接到第 三相变存储器单元CL3的第一和第三节点Nl和N3,且第三开关设备 SW3的栅极电极用作第三字线WL3。而且，第三相变存储器单元CL3 的第一和第三节点Nl和N3分别连接到第二相变存储器单元CL2的第 三节点N3和位线BL。第一至第三可变电阻器R1至R3可以是相变材 料层。
以下将描述第一和第二NAND型电阻存储器单元串STR1和STR2
的操作。"第一串"表示第一NAND型电阻存储器单元串STR1，且"第 二串"表示第二NAND型电阻存储器单元串STR2。而且，"第一单元"、 "第二单元"和"第三单元"分别表示第一、第二和第三电阻存储器 单元CL1、 CX2禾卩CX3。
首先，将描述对包括图1中示出的第一和第二串ST1和ST2的多 个单元CL1、 CL2和CL3中一个进行选择性编程的方法。编程方法包 括选择第一和第二串ST1和ST2中的一个、选择包括所选串的多个单 元CL1、 CL2和CL3中的一个，以及将编程信号施加到所选单元。例 如，所选单元可以是包括第一串STR1的第一至第三单元CL1至CL3 中的第二单元CL2。这种情况下，编程方法可包括选择第一串STR1、 选择第一串STR1中的第二单元CL2，和将编程信号施加到所选的第二 单元CL2。
第一串STR1可通过开启主开关设备SW0来选择，并且第一串 STR1中的第二单元CL2可通过关闭包括第一串STR1的第二开关设备 SW2来选择。当选择了第一串STR1中的第二单元CL2时，可通过关 闭第二串STR2的主开关设备SW0来保持第二串STR2不被选择，并 且通过开启包括第一串STR1的第一和第三开关设备SW1和SW3来保 持第一串STR1的第一和第三单元CL1和CL3不被选择。而且，可通 过将编程电流Ip施加到连接到所选串(即第一串STR1)的位线BL来 提供编程信号。
在编程模式中，如图l中所示，编程电流Ip经由限定了第一串STRl 的第三开关设备SW3、第二可变电阻器R2、第二加热器H2、第一开 关设备SW1以及主开关设备SW0流入到接地端子。也就是说，编程 电流Ip仅经由第一串STR1的第一至第三单元CL1至CL3当中的所选 第二单元CL2的第二可变电阻器R2和第二加热器H2流动到接地端子。 因此，第二加热器H2在编程电流Ip流动时产生焦尔热，且焦尔热会导 致所选的第二可变电阻器R2被改变为具有第一电阻或高于第一电阻的
第二电阻。
以下将描述选择性地读取存储在图1中所示的第一串STR1的第
二单元CL2中的数据的方法。该读取方法可包括选择第一串STR1、选 择第一串STR1的第二单元CL2和向所选的第二单元CL2施加读取信号。
可使用与编程模式中所描述的相同的方法来选择第一串STR1和 第一串STR1的第二单元CL2。而且，可通过将读取电压施加到连接到 所选串(即第一串STR1)的位线BL来提供读取信号。
当将读取电压施加到所选位线BL时，引入到所选位线BL的电压 (或流经所选位线BL的电流)可以取决于所选单元的可变电阻器(即 第一串STR1的第二单元CL2的第二可变电阻器R2)的电阻。因此， 读出放大器(未示出)读出引入到所选位线BL的电压(或流经所选位 线BL的电流)。且可读出存储在所选单元中的数据。
在上述读取模式期间，流经所选单元的可变电阻器和加热器的读 取电流应小于编程电流Ip以防止所选单元被编程。
图2是示出根据本发明其他实施例的电阻存储器件的单元阵列块 的一部分的等效电路图。
参考图2，提供第一和第二 NAND型电阻存储器单元串STR1'和 STR2'，且第一和第二 NAND型电阻存储器单元串STR1'和STR2'共享 一条位线BL'，与参考图1描述的实施例相同。也就是说，第一和第二 NAND型电阻存储器单元串STR1'和STR2'是连接的。如图2中所示， 第一NAND型电阻存储器单元串STR1'具有与第二NAND型电阻存储 器单元串STR2'相同的配置。第一和第二NAND型电阻存储器单元串 STR1，和STR2'中的每一个都具有与参考图1所描述的第一或第二NAND型电阻存储器单元串STR1或STR2相似的配置。也就是说，第 一和第二 NAND型电阻存储器单元串STR1'和STR2'中的每一个都包 括串联连接到位线BL'的多个电阻存储器单元CL1'、 CL2'和CL3'以及 主开关设备SW0'。
在图2的实施例中，电阻存储器单元CL1'、 CL2'和CL3'与图1 的不同。也就是说，根据本实施例的第一电阻存储器单元CL1'包括相 互并联连接的第一可变电阻器Rl'和第一开关设备SW1'，如图2中所 示。第二和第三电阻存储器单元CL2'和CL3，具有与第一电阻存储器单 元CL1'相同的配置。换句话说，第二电阻存储器单元CL2'也包括相互 并联连接的第二可变电阻器R2，和第二开关设备SW2，，并且第三电阻 存储器单元CL3，也包括相互并联连接的第三可变电阻器R3，和第三开 关设备SW3'。
在图2的实施例中，电阻存储器单元CL1'、 CL2'和CL3'可以是 电阻随机存取存储器(RRAM)单元或磁性随机存取存储器(MRAM) 单元。也就是说，第一、第二和第三电阻存储器单元CL1'、 CL2，禾卩CL3， 可以分别是第一、第二和第三RRAM单元或第一、第二和第三MRAM 单元。
可使用与参考图1描述的那些相同的编程和读取方法来驱动第一 和第二 NAND型电阻存储器单元串STR1'和STR2'。在图2的实施例 中，在电阻存储器单元CL1'、 CL2'和CL3'是MRAM单元的情况下， MRAM单元可以不包括数位线(digit line)。因此，根据本示范性实施 例的NAND型MRAM单元串的MRAM单元可以使用例如美国专利 No.7,164,589中公开的旋转喷射机构来编程。
图3是具有如图1中所示的等效电路图的NAND型电阻存储器单 元串的截面图。
参考图3，在半导体基板1的预定区域中提供隔离层3以限定有源
区3a。主源极区9s和主漏极区9d被设置在有源区3a中，并且主栅极 电极7a被设置在主源极9s和主漏极9d之间的沟道区上。主栅极电极 7a通过栅极绝缘层5与沟道区绝缘。主栅极电极7a可延伸以与有源区 3a交叉(即基本上垂直于有源区3a)，并且可用作主字线(与图1的 WL0对应)。另一个主栅极电极7b可被设置在与主源极9s相邻的有源 区3a上。也就是说，主源极9s可被设置在主栅极电极7a和7b之间的 有源区中。主栅极电极7a、主源极9s和主漏极9d限定了主开关设备 (与图1的SW0对应)。
下部绝缘层11形成在主开关设备9s、 9d和7a以及绝缘层3上。 公共源极线13s和漏极焊盘13d可提供在下部绝缘层11中。公共源极 线13s可被设置成与主字线7a平行。公共源极线13s和漏极焊盘13d 可分别通过穿过下部绝缘层11的源极接触孔lls和漏极接触孔lld电 连接到主源极9s和主漏极9d。
第一绝缘层15被设置在公共源极线13s、漏极焊盘13d和下部绝 缘层11上，且第一开关设备SW1被设置在第一绝缘层15中。第一开 关设备SW1包括穿过第一绝缘层15延伸的第一主体图案17b和包围 第一主体图案17b的第一栅极电极23。第一主体图案17b包括顺序地 垂直叠置的第一源极17s、第一沟道17c和第一漏极17d。第一栅极电 极23位于第一沟道17c的侧壁上，并且第一沟道17c电连接到漏极焊 盘13d。因此，第一开关设备SW1可以是垂直型MOS晶体管。第一栅 极电极23与主字线7a平行地延伸并用作第一字线(图1的WL1)。
第一下电极27 (与图1的第一加热器Hl对应)被设置在与第一 开关设备SW1相邻的第一绝缘层15中。第一下电极27电连接到漏极 焊盘13d。第一相变材料图案29 (与图1的第一可变电阻器R1对应) 形成在第一下电极27的上表面和第一漏极17d的上表面上，并且第一 上电极31叠置在第一相变材料图案29上。第一下电极27、第一相变材料图案29和第一上电极31限定了第一数据存储元件。第一相变材 料图案29 —般显示出初始晶态，但是被配置成响应于施加至其的热量 转变成非晶态。第一开关设备SW1和第一数据存储元件27、 29和31 限定第一电阻存储器单元(与图1的CL1对应)，即第一相变存储器单 元。
第二绝缘层33被提供在第一上电极31和第一绝缘层15上。与第 一开关设备SW1具有相同配置的第二开关设备SW2被设置在第二绝 缘层33中。也就是说，第二开关设备SW2包括穿过第二绝缘层33延 伸以与第一上电极31接触的第二主体图案35b和位于第二主体图案 35b侧壁上的第二栅极电极37。第二主体图案35b包括顺序叠置的第 二源极35s、第二沟道35c和第二漏极35d。第二栅极电极37与第一栅 极电极23平行地延伸并用作第二字线(与图1的WL2对应)。
第二数据存储元件被设置成与第二开关设备SW2相邻。第二数据 存储元件具有与第一数据存储元件相同的配置。也就是说，第二数据
存储元件可包括穿过第二绝缘层33延伸以与第一上电极31电连接的 第二下电极39 (与图1的第二加热器H2对应)，和位于第二下电极39 和第二漏极35d上的第二相变材料图案41 (与图1的第二可变电阻器 R2对应)，以及位于第二相变材料图案41上的第二上电极43。第二相 变材料图案41也具有初始晶态。第二开关设备SW2和第二数据存储 元件39、 41和43限定了第二电阻存储器单元(与图1的CL2对应)， 即第二相变存储器单元。
第三绝缘层45被提供在第二上电极43和第二绝缘层33上。与第 一开关设备SW1具有相同配置的第三开关设备SW3被设置在第三绝 缘层45中。也就是说，第三开关设备SW3包括穿过第三绝缘层45延 伸以与第二上电极43接触的第三主体图案47b和位于第三主体图案 47b侧壁上的第三栅极电极49。第三主体图案47b包括顺序叠置的第 三源极47s、第三沟道47c和第三漏极47d。第三栅极电极49可与第一
字线23平行地延伸并可用作第三字线(与图1的WL3对应)。
第三数据存储元件被设置成与第三开关设备SW3相邻。第三数据 存储元件可具有与第一数据存储元件相同的配置。也就是说，第三数 据存储元件可包括穿过第三绝缘层45延伸以与第二上电极43电连接 的第三下电极51 (与图1的第三加热器H3对应)、位于第三下电极51 和第三漏极47d上的第三相变材料图案53，以及在第三相变材料图案 53上的第三上电极55。第三相变材料图案53也具有初始晶态。第三 开关设备SW3和第三数据存储元件51、 53和55限定了第三电阻存储 器单元(与图1的CL3对应)，即第三相变存储器单元。
上部绝缘层57被设置在第三上电极55和第三绝缘层45上，并且 位线61 (与图1的BL对应)被设置在上部绝缘层57上。位线61可 经由穿过上部绝缘层57延伸的位线接触插塞59电连接到第三上电极 55。位线61可被设置成与主字线7a交叉。
因此，根据图3实施例的NAND型电阻存储器单元串包括形成在 半导体基板1上的主开关设备，顺序叠置在主开关设备上以使多个电 阻存储器单元中的第一个的上电极位于多个电阻存储器单元中的下一 个的下电极和主体图案上的多个电阻存储器单元，以及电连接到多个 电阻存储器单元中最后一个的位线。主开关设备电连接到多个电阻存 储器单元中的第一个，并且多个叠置电阻存储器单元相互串联连接。
可使用与以上参考图1所描述的相同方法来选择性编程和读取图 3中所示的第一到第三电阻存储器单元中的一个。因此，将不进一步描 述根据图3实施例的NAND型电阻存储器单元串的操作。
当选择性编程第一电阻存储器单元时，在第一相变材料图案29和 第一下电极27之间的界面处产生焦耳热，以使得第一相变材料图案29 (即与第一下电极27的上表面相邻的第一相变区29v)至少部分被转
变成结晶态或非晶态。因此，第一相变材料图案29可根据图案29处 于结晶态还是非晶态在第一电阻和高于第一电阻的第二电阻之间转 换。类似地，当选择性编程第二电阻存储器单元时，第二相变材料图 案41 (即与第二下电极39的上表面相邻的第二相变区41v)可至少部 分被转变成结晶态或非晶态，并且当选择性编程第三电阻存储器单元 时，第三相变材料图案53 (即与第三下电极51的上表面相邻的第三相 变区53v)可至少部分被转变成结晶态或非晶态。
图4是具有图1中所示的等效电路图的另一NAND型电阻存储器 单元串的截面图。图4的实施例在数据存储元件类型方面不同于图3 的实施例。
参考图4，与图3中所示配置相同的主开关设备7a、 9s和9d、下 部绝缘层11、漏极焊盘13d和公共源极线13s被提供在半导体基板1 上。第一绝缘层15被设置在下部绝缘层11、漏极焊盘13d和公共源极 线13s上，并且具有与图3中所示的相同配置的第一开关设备SW1被 设置在第一绝缘层15中。借助于穿过第一绝缘层15的第一孔101，漏 极焊盘13d被暴露出来，并且第一下电极103 (与图1的第一加热器 Hl对应)被设置在第一孔101中。第一下电极103可被凹陷以具有低 于第一绝缘层15的上表面的上表面。第一下电极103的第一孔101可 被第一相变材料图案107填充(与图1的第一可变电阻器Rl对应)。 此外，第一绝缘隔离物105可插入在第一相变材料图案107的侧壁与 第一绝缘层15之间。也就是说，在图4的实施例中，第一相变材料图 案107可与第一下电极103自对准。换句话说，第一相变材料图案107 可具有由第一孔101侧壁上的隔离物105限定的形状。第一上电极109 被形成在第一相变材料图案107和第一漏极17d上。第一下电极103、 第一相变材料图案107和第一上电极109限定了第一数据存储元件。 第一开关设备SW1和第一数据存储元件103、 107和109限定了第一 电阻存储器单元(与图1的CL1对应)，即第一相变存储器单元。 如图4中所示，第一上电极109与第一漏极17d的上表面接触。 因此，与图3的实施例相比，第一上电极109与第一开关设备SW1之 间的寄生电阻可被显著降低。特别是，虽然在图3的示范性实施例中 第一相变材料图案29在第一上电极31与第一开关设备SW1之间延伸， 但是在图4的实施例中没有这种电阻材料层在第一上电极109与第一 开关设备SW1之间延伸。
第二绝缘层111被设置在第一绝缘层15和第一上电极109上。具 有与图3中所示相同配置的第二开关设备SW2被设置在第二绝缘层 111中。而且，与第一数据存储元件103、 107和109具有相同配置的 第二数据存储元件被设置在第二绝缘层111中。也就是说，第二数据存 储元件可包括穿过第二绝缘层111且电连接到第一上电极109的第二下 电极115 (与图1的第二加热器H2对应)、位于第二下电极115上的第 二相变材料图案119 (与图1的第二可变材料RS对应)，以及位于第二 相变材料图案119和第二漏极35d上的第二上电极121。第二绝缘隔离 物117可插入在第二相变材料图案119的侧壁与第二绝缘层111之间。 如图4中所示，第二上电极121可与第二上部漏极35d的上表面接触。 第二开关设备SW2和第二数据存储元件115、119和121限定第二电阻 存储器单元(与图1的CL2对应)，即第二相变存储器单元。
第三绝缘层123被设置在第二绝缘层111和第二上电极121上， 并且具有与图3中所示相同配置的第三开关设备SW3被设置在第三绝 缘层123中。而且，具有与第一数据存储元件103、 107和109相同配 置的第三数据存储元件被设置在第三绝缘层123中。也就是说，第三 数据存储元件可包括穿过第三绝缘层123且与第二上电极121电连接 的第三下电极127 (与图1的第三加热器H3对应)、位于第三下电极 127上的第三相变材料图案131 (与图1的第三可变电阻器R3对应)， 以及位于第三相变材料图案131和第三漏极47d上的第三上电极133。 第三绝缘隔离物129可插入在第三相变材料图案131的侧壁与第三绝 缘层123之间。如图4中所示，第三上电极133可与第三漏极47d的
上表面直接接触。第三开关设备SW3和第三数据存储元件127、 131 和133限定第三电阻存储器单元(与图1的CL3对应)，即第三相变存 储器单元。
上部绝缘层135被设置在第三上电极133和第三绝缘层123上， 且位线139 (与图1的BL对应)被设置在上部绝缘层135上。位线139 可经由穿过上部绝缘层135的位线接触插塞137电连接到第三上电极 133。位线139可被设置成与主字线7a交叉。
可使用与参考图1所描述的相同方法来选择性地编程和读取图4 中所示的第一至第三电阻存储器单元。因此，以下不再进一步描述根 据图4实施例的NAND型电阻存储器单元串的进一步操作。
根据图4的实施例，第一至第三上电极109、 121和133可分别与 第一至第三漏极17d、 35d和47d直接接触，如上所述。因此，与图3 的示范性实施例相比，可显著降低上电极109、 121和133与开关设备 SW1、 SW2和SW3之间的寄生电阻。当降低寄生电阻时，流过未被选 择的电阻存储器单元开关设备的电流会增加，且这导致了抑制未被选 择的电阻存储器单元的数据存储元件的软编程。此外，当降低寄生电 阻时，会增加读出放大器的读出裕量。
图5是具有图2等效电路图的又一个NAND型电阻存储器单元串 的截面图。图5的实施例在数据存储元件类型方面不同于图4的实施 例。也就是说，根据图5的实施例，提供第一可变电阻器151代替图4 的第一下电极103、第一相变材料图案107和第一绝缘隔离物105，并 且提供第二可变电阻器153代替图4的第二下电极115、第二相变材料 图案119和第二绝缘隔离物117。类似地，提供第三可变电阻器155代 替图4的第三下电极127、第三相变材料图案131和第三绝缘隔离物 129。因此，第一、第二和第三可变电阻器151、 153和155可分别与 第一至第三开关设备SW1至SW3并联连接。
第一、第二和第三可变电阻器151、 153和155中的每一个都包括 用于RRAM单元(例如PCMO层或过渡金属氧化物层)的可变电阻器。 相反，第一、第二和第三可变电阻器151、153和155可以是用于MRAM 单元的相应的电磁隧穿结(MTJ)结构。也就是说，第一、第二和第三 可变电阻器151、 153和155每一个都可包括顺序叠置的钉扎层、隧穿 绝缘层和自由层。
以下将描述根据本发明的另外实施例的制造NAND型电阻存储器 单元串的方法。
图6A至13A是示出制造图3中所示的NAND型电阻存储器单元 串的方法的平面图，并且图6B至13B是分别与图6A至13A对应的截面图。
参考图6A和6B，隔离层3形成在基板1的预定区域中以限定有 源区3a。栅极绝缘层5形成在有源区上，并且栅极传导层形成在具有 栅极绝缘层5的基板上。栅极传导层被图案化以形成与有源区3a交叉 的主栅极电极7a和7b。可使用主栅极电极7a和7b和隔离层3作为离 子注入掩模将杂质离子注入到有源区3a中，从而形成主源极区9s和主 漏极区9d。主栅极电极7a、主源极9s和主漏极9d限定了主开关设备 (图1的SW0)。
下部绝缘层11被形成在具有主开关设备7a、 9s和9d的基板上。 使用公知的方法将公共源极线13s和漏极焊盘13d形成在下部绝缘层 11中/上。公共源极线13s被形成为通过穿过下部绝缘层11的源极接 触孔lis与主源极9s接触，并且漏极焊盘13d被形成为通过穿过下部 绝缘层11的漏极接触孔11d与主漏极9d接触。主栅极电极7a和公共 源极线13s可与有源区3a交叉形成，如图6A中所示。
参考图7A和7B，第一绝缘层15被形成在具有公共源极线13s和 漏极焊盘13d的基板上，并且第一绝缘层15被图案化以形成暴露漏极 焊盘13d的第一区域的第一主体孔15a。之后，诸如硅层的半导体层被 形成在第一主体孔15a中和第一绝缘层15上，并且半导体层被平坦化 以暴露第一绝缘层15的上表面。结果，半导体图案可形成在第一主体 孔15a中。半导体图案被图案化以在第一主体孔15a中形成凹陷的半导 体图案17a。如图7B中所示，凹陷的半导体图案17a可具有低于第一 绝缘层15的上表面的上表面。
参考图8A和8B，将杂质离子注入到凹陷的半导体图案17a中以 形成顺序叠置的第一源极17s、第一沟道17c和第一漏极17d。第一源 极17s、第一沟道17c和第一漏极17d限定了第一主体图案17d。之后， 第一主体覆盖(capping)图案19被形成在第一主体图案17b上的第一 主体孔15a中。第一主体覆盖图案19可由相对第一绝缘层15具有蚀刻 选择性的材料层形成。例如，当第一绝缘层15由二氧化硅层形成时， 第一主体覆盖图案19由诸如氮化硅层或氮氧化硅层之类的绝缘层形 成。
参考图9A和9B，第一绝缘层15被图案化以形成暴露出第一主体 图案17b和第一主体覆盖图案19的侧壁的第一沟槽15b。如图9A中 所示，可形成平行于公共源极线13s延伸的第一沟槽15b。而且，第一 沟槽15b可被形成为至少暴露出第一沟道17c的侧壁。也就是说，在一 些实施例中，第一沟槽15b可被形成为使得与第一源极17s相邻的漏极 焊盘13d不被暴露。相反，在其他实施例中，第一沟槽15b可被形成 为暴露出与第一源极17s相邻的漏极焊盘13d。这种情况下，第一沟槽 15b可暴露出第一源极17s的侧壁、第一沟道17c、第一漏极17d和第 一主体覆盖图案19。
第一栅极绝缘层21被形成在基板上和第一沟槽15b中。第一栅极 绝缘层21可使用公知的沉积技术，例如化学气相沉积(CVD)技术、
原子层沉积(ALD)技术和/或热氧化技术形成。第一栅极绝缘层21 可选择性地形成在漏极焊盘13d的暴露区域和/或第一主体图案17b的
侧壁上。
栅极传导层被形成在第一栅极绝缘层21上，并且栅极传导层被平 坦化以在第一沟槽15b中形成第一栅极电极23。第一栅极电极23可被 凹陷以具有低于第一绝缘层15的上表面的上表面。更具体地，第一栅 极电极23可被凹陷以具有比第一漏极17d的上表面低的上表面。第一 栅极电极23和第一主体图案17b限定了第一开关设备SW1，即第一垂 直MOS晶体管。
参考图IOA和IOB，第一栅极覆盖绝缘层被形成在形成了第一栅 极电极23的基板上，并且第一栅极覆盖绝缘层被平坦化以形成保留在 第一栅极电极23上的第一沟槽15b中的第一栅极覆盖图案25。
参考图IIA和IIB，第一主体覆盖图案19被去除以暴露出第一漏 极17d，并且第一绝缘层15被图案化以形成暴露出漏极焊盘13d的第 二区域且与第一主体图案17b横向隔开的第一孔15c。在一些实施例中， 在形成第一孔15c之后，可去除第一主体覆盖图案19。
参考图12A和12B，第一下电极27形成在第一孔15c中。可通过 在具有第一孔15c的基板上沉积诸如氮化钛(TiN)层和/或氮化钛铝 (TiAlN)层之类的下电极层以及平坦化下电极层来形成第一下电极 27。
可变电阻器材料层和上电极材料层顺序形成在具有第一下电极27 的基板上，并且上电极材料层和可变电阻器材料层被图案化以形成在 第一下电极27和第一漏极17d上的第一可变电阻器29和叠置在第一 可变电阻器29上的第一上电极31。可变电阻器层可由诸如硫族化物层 的相变材料层形成，并且上电极层可由诸如氮化钛(TiN)层和/或氮
化钛铝(TiAlN)层之类的传导层形成。第一下电极27、第一可变电阻 器29和第一上电极31限定了第一数据存储元件。而且，第一数据存 储元件27、 29和31以及第一开关设备SW1限定了第一电阻存储器单 元，即第一相变存储器单元(与图1的CL1对应)。
参考图13A和13B，第二绝缘层33被形成在第一上电极31和第 一绝缘层15上，并且使用与参考图7A至12B所描述的相似方法将第 二开关设备SW2和第二下电极39形成在第一绝缘层33中。使用与参 考图12A和12B所描述的方法类似的方法，形成位于第二下电极39 和第二开关设备SW2上的第二可变电阻器41以及叠置在第二可变电 阻器41上的第二上电极43。第二下电极39、第二可变电阻器41以及 第二上电极43限定了第二数据存储元件，并且第二数据存储元件和第 二开关设备SW2限定了第二电阻存储器单元，即第二相变存储器单元 (图1的CL2)。
第三绝缘层45被形成在第二电阻存储器单元上，并且使用与参考 图7A至12B所描述的相似方法将第三开关设备SW3和第三下电极51 形成在第三绝缘层45中。可使用与参考图12A和12B所描述的方法类 似的方法形成在第三下电极51和第三开关设备SW3上的第三可变电 阻器53以及叠置在第三可变电阻器53上的第三上电极55。第三下电 极51、第三可变电阻器53以及第三上电极55限定第三数据存储元件， 并且第三数据存储元件51、 53和55和第三开关设备SW3限定了第三 电阻存储器单元，即第三相变存储器单元(图1的CL3)。
上部绝缘层57被形成在具有第三电阻存储器单元的基板上，并且 电连接到第三上电极55的位线接触插塞59被形成在上部绝缘层57中。 诸如金属层的传导层被形成在具有位线接触插塞59的基板上，并且传 导层被图案化以形成在位线接触插塞59上的位线61。位线61可被形 成为在平面图上与主栅极电极7a交叉。
图14至17是示出制造图4中所示的NAND型电阻存储器单元串 的方法的截面图。
参考图14和15，通过使用与参考图6A至10B所描述的方法类似 的方法，将主开关设备7a、 9s和9d、下部绝缘层11、公共源极线13s、 漏极焊盘13d、第一绝缘层15以及第一开关设备SW1形成在半导体基 板1上。第一绝缘层15被图案化以形成暴露出漏极焊盘13d的预定区 域的第一孔101，并且在第一孔101中形成第一下电极103。在形成第 一孔101之前或之后，可去除在第一开关设备SW1的第一主体图案17b 上的第一主体覆盖图案19。第一下电极103可由诸如TiN层或TiAlN 层之类的传导层形成。而且，第一下电极103可被凹陷以使得其具有 低于第一绝缘层15的上表面的上表面。
参考图16，第一绝缘隔离物105可形成在第一下电极103上的第 一孔101的侧壁上。第一绝缘隔离物105可由相对第一绝缘层15具有 蚀刻选择性的材料层形成。例如，当第一绝缘层15由氧化硅层形成时， 第一绝缘隔离物105可由氮化硅层和/或氮氧化硅层形成。可变电阻 器层可形成在基板上和其中具有第一绝缘隔离物105的第一孔101中， 并且可变电阻器层被平坦化以形成在由第一绝缘隔离物105包围的第 一孔101中的第一可变电阻器107。可变电阻层可由诸如硫族化物层的 相变材料层形成。因此，第一可变电阻器107可通过第一孔101与第 一下电极103自对准，且可被形成为具有受限形状。
上电极层被形成在具有第一可变电阻器107的基板上，并且上电 极层被图案化以形成在第一可变电阻器107和第一漏极17d上的第一 上电极109。上电极层可由诸如TiN层或TiAlN层之类的传导层形成。
第一下电极103、第一可变电阻器107和第一上电极109限定了第 一数据存储元件，并且第一数据存储元件103、 107和109以及第一开 关设备SW1限定了第一电阻存储器单元，即第一相变存储器单元(与
图1的CL1对应)。
参考图17，第二绝缘层111被形成在具有第一上电极109的基板 上，并且使用与参考图14所描述的相似方法将第二开关设备SW2形 成在第二绝缘层111中。第二绝缘层111被图案化以形成暴露出第二下 电极115和第一上电极109的预定区域的第二孔113，并且使用与参考 图15和16所描述的方法类似的方法将第二绝缘隔离物117以及第二 可变电阻器119形成在第二孔113中。第二上电极121可被形成在第二 可变电阻器119和第二漏极35d上。
第二下电极115、第二可变电阻器119和第二上电极121限定了第 二数据存储元件，并且第二数据元件115、 119和121以及第二开关设 备SW2限定了第二电阻存储器单元，即第二相变存储器单元(图1的 CL2)。
第三绝缘层123被形成在第二上电极121和第二绝缘层111上， 并且使用与参考图14所描述的相似方法将第三开关设备SW3形成在 第三绝缘层123中。第三绝缘层123被图案化以形成暴露出第三下电 极127、第二上电极121的预定区域的第三孔125，并且使用与参考图 15和16所述的相似方法将第三绝缘隔离物129和第三可变电阻器131 形成在第三孔125中。第三上电极133被形成在第三可变电阻器131 和第三漏极47d中。
第三下电极127、第三可变电阻器131和第三上电极133限定了第 三数据存储元件，并且第三数据存储元件127、 131和133以及第三开 关设备SW3限定了第三电阻存储器单元，即第三相变存储器单元(与 图1的CL3对应)。
上部绝缘层135被形成在第三上电极133和第三绝缘层123上， 并且位线139被形成在上部绝缘层135上。位线139经由穿过上部绝
缘层135延伸的位线接触插塞137电连接到第三上电极133。位线139 可使用与参考图13A和13B所描述的相似方法形成。
制造图5中所示的NAND型电阻存储器单元串的方法不同于参考 图14至17所描述的实施例中的方法，特别在于制造第一至第三可变 电阻器151、 153和155方面。也就是说，第一至第三可变电阻器151、 153和155中的每一个都由用于RRAM单元(例如镨转锰氧化物 (PCMO)层和/或过渡金属氧化物层)的可变电阻器形成。替换地， 第一、第二和第三可变电阻器151、 153和155中的每一个都可使用用 于一般MRAM单元的制造磁性隧穿结(MTJ)结构的方法来制造。也 就是说，第一、第二和第三可变电阻器151、 153和155中的每一个都 可形成为包括顺序叠置的钉扎层、隧穿绝缘层和自由层。
根据上述实施例，在半导体基板上垂直叠置多个串联连接的电阻 存储器单元，并且每一个电阻存储器单元都被形成为包括包含可变电 阻器的数据存储元件和并联连接到数据存储元件的开关设备。因此， 能够提高非易失性存储器件的NAND型电阻存储器单元串的集成密 度。
在此已经公开了本发明的实施例，并且，尽管采用了特定术语， 但是使用其并仅将其解释为一般的和说明性的含义，且不作为限制目 的。因此，本领域技术人员将理解，在不脱离所附的权利要求中所列 的本发明的精神和范围的情况下，可作出形式和细节上的各种改变。
权利要求
1.一种NAND型电阻存储器单元串，包括位线；连接到所述位线的多个串联连接的电阻存储器单元，其中，所述多个电阻存储器单元中的每一个都包括第一节点、第二节点和第三节点；连接在所述第一节点与所述第二节点之间的加热元件；连接在所述第二节点与所述第三节点之间的可变电阻器；和具有连接到所述第一节点的第一端子和连接到所述第三节点的第二端子的开关设备。
2. 如权利要求1所述的NAND型电阻存储器单元串，其中，所述 多个串联连接的存储器单元中的第一个存储器单元的第三节点经由位 线触点直接连接到所述位线，并且其中所述多个串联连接的电阻存储 器单元中的第一个存储器单元的第一节点连接到所述多个串联连接的 电阻存储器单元中的下一个存储器单元的第三节点。
3. 如权利要求1所述的NAND型电阻存储器单元串，其中所述开 关设备包括具有源极、漏极和栅极电极的MOS晶体管，且其中所述第 一端子是MOS晶体管的源极，且所述第二端子是MOS晶体管的漏极。
4. 如权利要求3所述的NAND型电阻存储器单元串，其中所述 MOS晶体管的栅极电极包括字线。
5. 如权利要求1所述的NAND型电阻存储器单元串，还包括 串联连接到所述多个电阻存储器单元中的一个存储器单元的主开关设备。
6. 如权利要求5所述的NAND型电阻存储器单元串，还包括 公共源极线，其中，所述主开关设备包括主MOS晶体管，该主MOS晶体管包 括主源极、主漏极和主栅极电极，其中，所述主MOS晶体管的主漏极 连接到所述多个电阻存储器单元中的一个存储器单元，其中，所述主 MOS晶体管的主源极连接到所述公共源极线，并且其中，所述主MOS 晶体管的主栅极电极包括主字线。
7. 如权利要求1所述的NAND型电阻存储器单元串，其中，所述 可变电阻器包括相变材料层，该相变材料层被配置为响应于经由所述 加热元件施加至其的热量在非晶态与结晶态之间转换。
8. —种非易失性存储器件，包括 基板；位于所述基板上的绝缘层；多个串联连接的电阻存储器单元，叠置在所述绝缘层上，以使得 所述多个电阻存储器单元中的第一个存储器单元位于所述基板上，且 所述多个电阻存储器单元中的下一个存储器单元位于所述多个电阻存 储器单元中的第一个存储器单元上，从而限定NAND型电阻存储器单 元串；禾口位线，位于所述绝缘层上且电连接到所述多个电阻存储器单元中 的最后一个存储器单元。
9. 如权利要求8所述的非易失性存储器件，其中，所述多个电阻 存储器单元中的至少一个存储器单元包括开关设备，包括主体图案和位于该主体图案侧壁上的栅极电极， 该主体图案包括叠置在所述绝缘层中的源极区、沟道区和漏极区；和与所述开关设备并联连接的数据存储元件，其中所述数据存储元 件包括与所述开关设备的主体图案隔开的下电极； 位于所述下电极上的可变电阻器；和位于所述可变电阻器上的上电极，其中，在所述NAND型电阻存储器单元串中，所述多个电阻存储 器单元中的第一个存储器单元的上电极位于所述多个电阻存储器单元中下一个存储器单元的下电极和主体图案上。
10. 如权利要求9所述的非易失性存储器件，还包括位线接触插塞，位于所述多个电阻存储器单元中的最后一个存储器单元的上电极上，其中，所述位线通过所述位线接触插塞直接连接到所述多个电阻 存储器单元中的最后一个存储器单元的上电极。
11. 如权利要求9所述的非易失性存储器件，其中所述开关设备的 栅极电极包括在所述绝缘层中基本垂直于所述位线延伸的字线。
12. 如权利要求9所述的非易失性存储器件，其中所述可变电阻 器包括相变材料层，该相变材料层被配置成响应于经由所述下电极施 加至其的热量在非晶态和结晶态之间转换。
13. 如权利要求8所述的非易失性存储器件，进一步包括 位于所述基板上的主开关设备，其中，所述主开关设备电连接到所述多个电阻存储器单元中的第一个存储器单元。
14. 如权利要求13所述的非易失性存储器件，其中所述主开关设 备包括位于所述基板中的主源极区和主漏极区；和在所述主源极区与所述主漏极区之间的所述基板上的主栅极电极，其中，所述主漏极区电连接到所述多个电阻存储器单元中的第一 个存储器单元的下电极和主体图案。
15. 如权利要求9所述的非易失性存储器件，其中所述开关设备 的栅极电极位于所述主体图案的相对侧壁上。
16. 如权利要求15所述的非易失性存储器件，其中所述可变电阻 器和所述下电极被限定在所述绝缘层中的接触孔内。
17. 如权利要求16所述的非易失性存储器件，进一步包括 位于所述接触孔的侧壁与所述可变电阻器之间的绝缘隔离物。
18. 如权利要求8所述的非易失性存储器件，其中所述多个电阻 存储器单元中的至少一个存储器单元包括开关设备，包括主体图案和位于所述主体图案侧壁上的栅极电极，该主体图案包括叠置在所述绝缘层中的源极区、沟道区和漏极区； 与所述开关设备隔开的可变电阻器；和位于所述可变电阻器和所述开关设备的漏极区上的上电极，并且 其中，所述多个电阻存储器单元中第一个存储器单元的上电极电连接所述可变电阻器和具有所述可变电阻器的所述多个电阻存储器单元中的第一个存储 器单元的漏极区以及所述NAND型电阻存储器单元串中的所述多个电阻存储器单元中的下一个存储器单元的源极区。
19. 如权利要求18所述的非易失性存储器件，其中所述可变电阻 器包括镨钙锰氧化物(PCMO)层和过渡金属氧化物层中的一个。
20. 如权利要求19所述的非易失性存储器件，其中所述可变电阻 器包括磁性隧穿结(MTJ)结构，该磁性隧穿结(MTJ)结构具有顺序 叠置的钉扎层、隧穿绝缘层和自由层。
21. —种制造非易失性存储器件的方法，该方法包括 在基板上形成绝缘层；形成叠置在所述绝缘层中的多个串联连接的电阻存储器单元，以使得所述多个电阻存储器单元中的第一个存储器单元位于所述基板上，并且所述多个电阻存储器单元中的下一个存储器单元位于所述多个电阻存储器单元中的第一个存储器单元上，从而限定NAND型电阻 存储器单元串；和在所述绝缘层上形成位线，且该位线电连接到所述多个电阻存储 器单元中的最后一个存储器单元。
22. 如权利要求21所述的方法，其中形成所述多个电阻存储器单 元中的至少一个存储器单元包括-在所述基板上形成层间绝缘层；在所述层间绝缘层中形成开关设备，该开关设备包括主体图案， 该主体图案包括叠置在所述层间绝缘层中的源极区、沟道区和漏极区； 和稍后在所述层间绝缘层中形成数据存储元件，且该数据存储元件 电连接在所述开关设备的源极区与漏极区之间。
23. 如权利要求22所述的方法，其中形成所述开关设备包括 图案化所述层间绝缘层以在其中限定开口； 在所述层间绝缘层中的开口中形成所述主体图案； 将杂质离子注入到所述主体图案中以限定叠置在所述层间绝缘层中的开口中的源极区、沟道区和漏极区；和在所述主体图案的侧壁上形成栅极电极。
24. 如权利要求23所述的方法，其中形成所述栅极电极包括 蚀刻所述层间绝缘层以形成暴露出所述主体图案的侧壁的沟槽； 在所述主体图案的所暴露的侧壁上形成栅极绝缘层；和 在所述栅极绝缘层上的沟槽中形成所述栅极电极。
25.如权利要求22所述的方法，其中形成所述数据存储元件包括:形成延伸通过所述层间绝缘层的开口；在所述开口中形成下电极；在所述下电极上形成可变电阻器；和在所述可变电阻器上形成上电极，其中，在所述NAND型电阻存储器单元串中，所述多个电阻存储 器单元中的第一个电阻存储器单元的上电极位于所述多个电阻存储器单元中的下一个电阻存储器单元的下电极和主体图案上。
26.如权利要求25所述的方法，其中所述可变电阻器包括相变材 料层，该相变材料层被配置成为响应于经由所述下电极提供至其的热 量在非晶态和结晶态之间转换。
27.如权利要求25所述的方法，进一步包括 在所述多个电阻存储器单元中的最后一个电阻存储器单元的上电 极上形成位线接触插塞，其中，所述位线通过所述位线接触插塞直接连接到所述多个电阻 存储器单元中的最后一个电阻存储器单元的上电极。
28.如权利要求22所述的方法，进一步包括在形成所述绝缘层之 前的以下步骤在所述基板中形成主源极区和主漏极区；和在所述源极区与所述漏极区之间的基板上形成主栅极电极，以限 定主开关设备，其中，形成所述多个电阻存储器单元包括在所述主开关设备上形 成所述多个电阻存储器单元中的第一个电阻存储器单元，以使得其源 极区电连接到所述主开关设备的主漏极区。
29.如权利要求25所述的方法，其中形成所述数据存储元件包括: 在所述层间绝缘层中的开口中，在所述下电极上形成所述可变电 阻器，以使得所述可变电阻器被限于其中；和在所述可变电阻器和所述主体图案上形成所述上电极。
30. 如权利要求29所述的方法，进一步包括在所述层间绝缘层的开口的侧壁上形成绝缘隔离物之后，再于其 中形成所述可变电阻器。
31. 如权利要求22所述的方法，其中形成所述数据存储元件包括 形成延伸通过所述层间绝缘层的接触孔； 在所述孔中形成可变电阻器；和在所述可变电阻器和所述主体图案上形成上电极。
32. 如权利要求31所述的方法，其中所述可变电阻器包括镨l丐锰 氧化物层和过渡金属氧化物层中的一个。
33. 如权利要求31所述的方法，其中所述可变电阻器包括磁性隧 穿结结构，该磁性隧穿结结构包括顺序叠置的钉扎层、隧穿绝缘层和 自由层。
全文摘要
本发明公开包括叠置NAND型电阻存储器单元串的非易失性存储器件及其制造方法。一种非易失性存储器件，包括基板、位于基板上的绝缘层以及多个串联连接的电阻存储器单元，以限定NAND型电阻存储器单元串，该多个串联连接的电阻存储器单元叠置在绝缘层中，以使得多个电阻存储器单元中的第一个位于基板上且多个电阻存储器单元中的下一个位于多个电阻存储器单元中的第一个上。位于绝缘层上的位线电连接到多个电阻存储器单元中的最后一个。多个电阻存储器单元中的至少一个可包括开关设备和数据存储元件，该数据存储元件包括与开关设备并联连接的可变电阻器。也讨论了相关设备和制造方法。
文档编号H01L21/768GK101354917SQ20081013110
公开日2009年1月28日 申请日期2008年7月28日 优先权日2007年7月26日
发明者河大元, 高宽协 申请人:三星电子株式会社