专利名称：半导体器件的制造方法
技术领域：
本发明涉及半导体器件的制造方法，特别是涉及在半导体基敗上，在 进行了元件隔离的活性区域(以下，称为有源区域)形成半导体元件的制 造方法。
背景技术：
随着半导体器件的高度集成化及高性能化的选艮，要求隔离MOS晶 体管等半导体元件的元件隔离区域的细^t化。作为将元件隔离区域细微:化 的技术，近年来沟槽元件隔离(Shallow Trench Isolation,以下称为STI) 技术受到关注。
在STI技术中，通过蚀刻而形成槽(以下，称为沟槽)，并通过在该 沟槽内埋入绝缘物而形成元件隔离。因此，设计尺寸的尺寸变换差较小， 理论上适于细微化。另外还存在如下优点，即，在埋入绝缘物之后，由于 要利用背蚀(etching back)法和化学:t^研磨法(Chemical Mechanical Polishing,以下称为CMP)法进行平坦化，因而能获得高精度的光刻工序 所需的表面平坦性。另外，所形成的沟槽不只是用于元件隔离，也作为对 准标记(alignment mark)来^f吏用，该对准标记用于进行光刻工序中的高 精度位置对准。在这种情况下，为了维持对准光的足够的光学波形强度， 作为对准标记所使用的沟槽内的氧化膜需要在进行了 CMP之后通过蚀刻 来去除。
图l表示以往的半导体器件的制造方法，特别是表示进行使用了 STI 技术的元件隔离以及对准标记形成的工序。
在沟槽埋入工序U)中，在硅glOl的表面形成垫(pad)氧化膜 102、硅氮化膜103，此外，通过光刻及蚀刻，形成元件隔离及对准标记用 的多个沟槽110及120之后，将氧化膜105埋入沟槽110及120内。
在ACW光刻及蚀刻工序(b)中，通过光刻及蚀刻将除了元件隔离 用沟槽110以外的有源区域130上的氧化膜105去除。这是为了防止经过 后续工序STI-CMP还残留有大面积的氧化膜105。在此，ACW表示有源窗口 (Active Window )。
在STI-CMP工序(c)中，通过CMP的研磨使残存有氧化膜105的 珪M 101平坦化，并只在沟槽110及120内部保留氧化膜105。
在AM光刻及蚀刻工序(d)中，通过光刻及蚀刻去除对准标记用沟 槽120内的氧化物105。 AM表示对准标记(Alignment Mark )。实施该工 序是因为，在存在吸收对准光较多的膜、例如多晶硅膜的情况下，在光刻 工序中，对准标记的阶梯差不充分，将使得不能获得足够的对准波形强度。 当不能获得足够的对准波形强度时，不仅使对准精度劣化，有时还不能进 行对准。
另一方面，该AM光刻及蚀刻工序的必要性是推高制造成本的主要原 因。因此，人们提出了用于削减该工序的几个方案。例如，在专利文献1 中公开了如下技术，即，通过光刻及蚀刻工序，将形成大面积有源区域的 区域中的埋入绝缘膜、和形成对准标记的区域中的埋入绝缘膜的 一部分同 时去除的技术(参见图1 (c)及说明书
)。在专利文献2+,记载有如下的技术，即，借用 形成阱和调整阈值的离子注入的抗蚀剂图形的掩模，进行对准标记用沟槽 隔离氧化膜的蚀刻。另外，在专利文献3中，记载了将大面积有源区域上 以及对准图形用沟槽上的氧化硅膜同时去除的技术(参见图1 (2)及说明 书
~[0022)。
专利文献1:日本特开2002-134701号公报
专利文献2:日本特开2001-102440号>^净艮
专利文献3:日本特开2002-50682号〃>才艮
然而，即4吏在同一工序中实施大面积有源区域上的氧化膜的去除和对 准标记部的氧化膜的去除的情况下，也可能存在以下问题对准标记部的 氧化膜残存，因晶片的面内位置或批次的不同而导致氧化膜的厚度不同， 使对准精度恶化。
发明内容
本发明的目的在于，提供一种实现在半导体器件的制造中削减制造成 本，并且总是能够确保充分的对准精度的半导体器件的制造方法。
本发明的制造方法，是一种在设置于半导体141上的有源区域形成多个半导体元件来制造半导体器件的制造方法，其特征在于，包括第一工 序，在该半导体基板上，形成多个元件隔离用沟槽和多个对准标记用沟槽， 并在形成了该两种沟槽的半导体U1上层叠氧化膜；第二工序，进行使用 了遮盖该元件隔离用沟槽的抗蚀剂4^才莫的蚀刻，去除层叠于该有源区域的 氧化膜和层叠于该对准标记用沟槽内部的几乎全部的氧化膜；第三工序， 通过对去除了该氧化膜的半导体基仗的面进行研磨，使层叠于该元件隔离 用沟槽而残留的氧化膜平坦化，按照每个该半导体元件来隔离该有源区 域；第四工序，进行抗蚀剂掩模的定位，以使用该对准标记用沟槽来形成 该半导体元件。
根据本发明的制造方法，在半导体器件的制造中，通过削除多余的光 刻及蚀刻工序，可实现制造成本的削减，并且总是能够确保充分的对准精 度。
图l是表示以往的半导体器件的制造方法的工序图。
图2表示本发明的第一实施例，是表示本发明的半导体器件的制造方 法的工序图。
图3 3—表示对准波形的發汪例的图。
图4是说明对准标记部的放大照片以及异物残存状态的说明图。
图5表示本发明的第二实施例，是表示本发明的半导体器件的制造方 法的工序图。
图中符号说明100…半导体器件；101…硅基板;102…垫氧化膜;103… 珪氮化膜；105…氧化膜；106…器件沟槽部；107、 108…牺牲氧化膜；110... 元件隔离用沟槽；120...对准标记用沟槽；130…有源区域；140…半导体元 件
具体实施例方式
参见附图，对本发明的实施例进行详细地说明。
第一实施例图2表示本发明的第一实施例，示出了本发明的半导体器件的制造方 法的工序。在此，在该半导体器件上，形成有元件隔离用沟槽，用于隔 离用于形成MOS晶体管等的有源区域；以及对准标记用沟槽。对准标记 用沟槽，沿着规定半导体元件的排列的栅极线来形成。
在沟槽埋入工序(a)中，在>^141101的表面形成了垫(PAD)氧化 膜102、硅氮化膜103，进而通过光刻和蚀刻，形成了元件隔离及对准标记 用的多个沟槽110和120，之后，通过在半导体基tl 101上层叠硅氧化膜， 而将氧化膜105 *仏沟槽110及120内。
在ACW光刻及蚀刻工序(b)中，通过光刻及蚀刻将除了元件隔离用 沟槽110以外的有源区域130上的氧化膜105去除。此时，也同时去除对 准标记用沟槽120内的氧化膜105。即，在ACW光刻中，对4吏有源区域 130及对准标记用沟槽120形成开口的抗蚀剂4^模进行曝光和显影，并在 ACW蚀刻中，使用该抗蚀剂掩模完全去除对准标记用沟槽120的氧化膜 105，并且完全去除大面积的有源区域130上的氧化膜105，而露出氮化膜 103。
证实了实际上，通过适当地调整蚀刻条件，能够完全去除搭载于栅 极线上的用于对准标记以及测量定位偏移量用标记的沟槽内的氧化膜。另 外，还证实了狭缝(0.8um左右) 宽缝(4um左右)的缝隙标记的沟槽， 氧化膜已被完全去除。
在STI-CMI工序(c )中，通过CMP的研磨使残存有氧化膜105的硅 基板101的表面平坦化。由此，层叠于元件隔离用沟槽IIO而残留的氧化 膜105被平坦化，有源区域130按照每个半导体元件被隔离。之后，进行 使用了稀HF的清洗(DHF)，进而使用加热了的磷酸去除珪氮化膜103 及垫氧化膜102。
在半导体元件形成工序(d)中，在v i^l01上层叠了多晶硅膜后， 通过将对准标记用沟槽120用于抗蚀剂掩模的定位的公知光刻技术，形成 晶体管等半导体元件140，从而完成半导体器件。
图3是表示对准波形形状及对准精度结果的例子。在此，针对如下两 种情况，对在半导体元件形成工序中应用光刻时的对准波形形状进行了比 较，即，利用AM光刻及蚀刻工序进行对准标记用沟槽内的氧化膜去除的情况(a)，和通过应用本发明而利用ACW光刻及蚀刻工序进行对准标记 用沟槽内的氧化膜去除的情况(b)。可知在两种情况下，能够获得完全同 等的对准波形形状，并能够获得足够分辨率的对准精度。
在以上的第一实施例中，通过应用本发明，而无需如以往那样设置AM 光刻及蚀刻工序来去除对准标记用沟槽内的氧化膜，因而能够削减制造成 本。该工序的削减，也牵涉到4^模数的削减，因此降低成本的效果显著。 另外，在第一实施例中，在ACM光刻及蚀刻工序中，沉积在对准标记用 沟槽内的全部氧化膜基本上被完全去除，因而消除了因残存的氧化膜的厚 度偏差而给对准精度造成的恶劣影响。
第二实施例
第二实施例是在ACW光刻及蚀刻工序中，将沉积在对准标记用沟槽 内的氧化膜全部去除之后，通it^包括对准标记用沟槽内部的晶片整个面 上形成氧化膜(牺牲氧化膜)来去除异物的方式。关于这点，在第一实施 例中，有可能难以从对准标记部的沟槽内去除CMP工序中产生的异物。
图4是实际的掩模部放大SEM照片以及掩模部剖面的想像图。参照(a) 的掩模部放大SEM照片，沟槽(TR)是^Lit大至50K倍所拍摄的。在此， 在沟槽侧壁所包围的沟槽内部可观察到几个异物。另外，参照(b)的掩 模部剖面，表示了在沟槽内部及其侧壁残留的异物的状态。假想该异物是 CMP工序中的研磨剂(浆液)或研磨垫的^Pf屑等残留物，或在大面积有 源区域边缘产生的尖部因后面实施的CMP工序而折断所导致的剩余物。
另外，由于沟槽内部的>^仗露出，因此，在STI-CMP工序后的清 洗中，使用了稀HF的清洗(DHF)也难以去除异物。假设使用除了稀 HF以外，还利用氨水进行清洗来去除该异物的方法，然而在该方法中， 是对露出的硅表面施加过度的药液处理，因而有可能对最终的半导体器件 的元件特性带来恶劣影响。
此外，在STI-CMP工序后去除氮化珪膜时通常使用加热了的磷酸， 然而加热了的磷酸也蚀刻珪本身，因此有可能使对准标记用沟槽内和上部 露出的^41被蚀刻而变得表面粗糙(黑Si)。该表面粗糙还将导致后续 光刻工序中的抗蚀剂掩模定位精度的降低。图5表示本发明的第二实施例，表示了本发明的半导体器件的制造方 法的工序。在第二实施例中，沟槽S^工序(a)及ACW光刻及蚀刻工序 (b)与第一实施例的情况同样地实施。
接着，作为牺牲氧化膜形成工序(c),在硅基板101的晶片整个面上， 通过CDV法或热氧化等方法形成牺牲氧化膜107及108。该牺牲氧化膜 108的膜厚，调整为覆盖对准标记用沟槽120内和上部露出的>^板101。 此外，如果需要，牺牲氧化膜108的膜厚，也可以调整为在利用STI-CMP 后的清洗而去除了异物之后，不使对准标记用沟槽120内和上部的>^^ IOI露出的膜厚。
在STI-CMP工序(d)中，通过CMP的研磨使残存有牺牲氧化膜107、 108及氧化膜105的>^41101的表面平坦化。由此，层叠于元件隔离用 沟槽110而残留的氧化膜105被平坦化，有源领域130按照每个半导体元 件被隔离。之后，通过4吏用了稀HF的清洗(DHF)等的湿蚀刻，来去除 牺牲氧化膜107及108。在该过程中，残存于对准标记用沟槽120内的异 物被去除。此外使用加热了的磷酸去除硅氮化膜103和垫氧化膜102。
在半导体元件形成工序(e)中，在>^41101上层叠了多晶硅膜后， 通过将对准标记用沟槽120用于抗蚀剂掩模定位的公知光刻技术，形成晶 体管等半导体元件140，从而完成半导体器件。
在以上的第二实施例中，通过应用本发明，可消除AM光刻及蚀刻工 序，削减制造成本。此外，利用ACW光刻及蚀刻将露出的对准标记区域 的珪^4l表面用牺牲氧化膜108覆盖。由此，在之后的STI-CMP工序中， 即使在CMP的研磨剂(浆液)或研磨垫的碎屑等异物i^到沟槽120内 部的情况下，通过去除牺牲氧化膜108，并通过稀HF等一般的清洗就能 够容易地去除异物。另外，在有源区域130附近的氧化膜105的边缘产生 的尖部，被牺牲氧化膜加强，因而可防止因CMP而成为异物。
此外，在利用STI-CMP后的清洗而去除了沟槽120内部的异物之后， 若确保牺牲氧化膜108的膜厚，以不使对准标记用沟槽120内和上部的硅 ai01露出，则在后续工序中去除硅氮化膜103时，^J41101的表面 不会因蚀刻而粗糙。由此能够防止在后续的光刻工序中抗蚀剂掩模的定位 精度的降低。
权利要求
1. 一种制造半导体器件的制造方法，在设置于半导体基板上的有源区域形成多个半导体元件来制造半导体器件，其特征在于，包括第一工序，在上述半导体基板上，形成多个元件隔离用沟槽和多个对准标记用沟槽，并在形成有两种上述沟槽的半导体基板上层叠氧化膜；第二工序，进行使用了遮盖上述元件隔离用沟槽的抗蚀剂掩模的蚀刻，将层叠于上述有源区域的氧化膜和层叠于上述对准标记用沟槽内部的氧化膜几乎全部去除；第三工序，通过对去除了上述氧化膜的半导体基板的面进行研磨，使层叠于上述元件隔离用沟槽而残留的氧化膜平坦化，按照每个上述半导体元件来隔离上述有源区域；以及第四工序，进行抗蚀剂掩模的定位，以利用上述对准标记用沟槽来形成上述半导体元件。
2. 根据权利要求l所述的制造方法，其特征在于，还包括在上述第二工序后上述第三工序之前，用牺牲氧化膜覆盖上述对准 标记用沟槽内部的工序；以及在上述第四工序后，剥离上述牺牲氧化膜的工序。
3. 根据权利要求2所述的制造方法，其特征在于，用上述牺牲氧化膜进行覆盖的工序，是用上述牺牲氧化膜覆盖上述对 准标记用沟槽内部，以及层叠于上述元件隔离用沟槽的氧化膜的工序。
全文摘要
本发明提供一种半导体器件的制造方法，在半导体器件的制造中可削减制造成本，并且总是能够确保充分的对准精度。根据本发明的制造方法，在半导体基板上，形成多个元件隔离用沟槽和多个对准标记用沟槽，并在形成有该两种沟槽的半导体基板上层叠氧化膜，并且进行使用了遮盖该元件隔离用沟槽的抗蚀剂掩模的蚀刻，将层叠于有源区域的氧化膜和层叠于该对准标记用沟槽内部的氧化膜几乎全部去除。接着，通过对去除了该氧化膜的半导体基板的面进行研磨，使层叠于该元件隔离用沟槽而残留的氧化膜平坦化，按照每个上述半导体元件来隔离该有源区域，并进行抗蚀剂掩模的定位，以使用该对准标记用沟槽来形成该半导体元件。
文档编号H01L21/822GK101447452SQ20081017327
公开日2009年6月3日 申请日期2008年10月31日 优先权日2007年11月27日
发明者大岛胜雄, 成田匡 申请人:Oki半导体株式会社