专利名称：半导体芯片及其制造方法和半导体芯片堆叠封装的制作方法
技术领域：
本发明的实施方案涉及半导体芯片、制造半导体芯片的方法和半导体芯片堆叠封装。
背景技术：
近来的电子产品市场快速扩展至^更携式产品领域。 <更携式电子产品的组件应该轻、薄且小。这需要减小表面安装器件的尺寸的技术，所&面安装器件诸如半导体封装、在一个芯片中集成多个半导体芯片的片上系统、和在一个封装中集成多个半导体芯片的系统级封装。
为了在封装中集成多个半导体芯片，封装的物理强度应该是高的，并且封装内半导体芯片的性能和可靠性应该是高的。
发明内容
本发明的一些实施方案提供用于制造具有改进性能的半导体芯片堆叠封装的半导体芯片。
根据本发明一些实施方案的半导体芯片可包括半导体衬底；在所述半导体衬底上的半导体器件；覆盖所述半导体器件的电介质；在所述电介质上并电连接至所述半导体器件的顶部金属；在所述半导M底和所述电^^质中的深插塞；电连接所述深插塞和所述顶部金属的互连；和与所述顶部金属和所述互连接触的凸点。
根据本发明另外的一些实施方案，制造半导体芯片的方法可包括在半导体衬底上形成半导体器件；形成电介质以覆盖半导体器件；在电介质上形成顶部金属，所述顶部金属电连接至半导体器件；在半导体衬底和电介质中形成深插塞；形成覆盖所述深插塞和所述顶部金属的至少 一部分的互连；和形成与所述顶部金属接触的凸点。
根据本发明另外的一些实施方案，半导体芯片堆叠封装可包括第一
5半导体芯片，包括在第一半导体衬底上的第一半导体器件、电连接至所述第 一半导体器件的第 一顶部金属、和与所述第 一顶部金属接触的第 一凸点；和在所述第 一半导体芯片上并且包含与所述第 一凸点接触的深插塞的第二半导体芯片。
可堆叠这样的半导体芯片，并且在此情况下，相邻堆叠的半导体芯片的顶部金属和深插塞可彼此接触用于电连接。
在》匕*清况下，如杲凸点、顶,"5金属和'深插塞由谇目同的金属形成，那么在半导体芯片之间可高效地传输电信号。即，根据本发明的一些实施方案由半导体芯片形成的半导体芯片堆叠封装可具有改善的性能。
此外，由于凸点和顶部金属可彼此直接接触，所以根据本发明的一些实施方案的半导体芯片在凸点和顶部金属之间可具有低的电阻。
图1是说明根据本发明一些实施方案的示例性半导体芯片的横截面图。
图2A~2L是用于说明根据本发明一些实施方案制造半导体芯片的示例性方法的横截面图。
图3是说明根据本发明一些实施方案的示例性半导体芯片堆叠封装的横截面图。
具体实施例方式
图1是说明根据本发明一些实施方案的示例性半导体芯片的横截面图。
半导体衬底110可包括具有板状(或基本上圆形)形状的硅晶片。半导体衬底110可包舍睹如单晶硅的材料。例如，半导体衬底110可具有约40fim ~约60fim的厚度H。
半导体器件120可以在半导体衬底110上。半导体器件120的实例包括双扩散金属氧化物半导体(DMOS)晶体管、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管、电容器、和二极管。在一些实施方案中，半导体器件120可包括栅电极、源电极、漏电极、和沟道区。
可在半导体衬底110上形成层间电介质130。层间电介质130可覆盖半导体器件120。层间电介质130可包括诸如硼磷硅酸盐玻璃(BPSG)和/或未掺杂的硅酸盐玻璃(USG)的材料。
顶部金属140可以在层间电介质130上。顶部金属140可通过穿透层间电介质130的通孔141电连接至半导体器件120。顶部金属140和通孔141可包拾诸如铜(Cu)、铝(Al)或钨(W)的材料。
绝缘层131可以在顶部金属140的侧面上以4吏得顶部金属140绝缘。此外，具有多个线的互连图案142可在顶部金属140侧面在层间电介质130上。
此外，钝化层132和緩冲层133可以在顶部金属140、绝缘层131、和互连图案142上，使得暴露顶部金属140的至少一部分。
深插塞150可穿过半导体衬底U0、层间电介质130、绝缘层131、和钝化层132。深插塞150的下端表面151可以;1暴露的，深插塞150的上端表面152可连接至互连160。
深插塞150可具有约lnm ~约100nm的宽度和约ljim ~约300nm的深度。深插塞150可包含诸如铜(Cu)或鵠(W)的材料。
深插塞150可被阻挡金属层153和緩冲层133包围。即，深插塞150可在深通孔150a内部，其穿透半导体衬底IIO、层间电介质130、绝缘层131、和钝化层132。
緩冲层133可以在深通孔150a的内表面上，阻挡金属层153可以在緩冲层133上。緩沖层133可包括诸如氧化硅、氮化硅、或氮氧化硅(SiON)的材料。緩冲层133可障蔽半导体衬底110、层间电介质130、绝缘层131和在深插塞150之外的钝化层132。特别地，緩冲层133可防止或减少在半导体衬底110处的二氧化硅的形成。
阻挡金属层153可包括诸如钽(Ta )、氮化钽(TaN )、氮化珪钽(TaSiN )、氮化硅钬(TiSiN)、或铷(Rb)的材料。阻挡金属层153可将深插塞150与半导体衬底UO、层间电介质130、绝缘层131、和钝化层132隔离。
互连160可电连接顶部金属140和深插塞150。互连160可覆盖顶部金属140的一部分和深插塞150的上端表面152。互连160可包括诸如钽(Ta)、钛(Ti)、钨(W)、氮化钽、氮化钛、氮化鵠、或氮化珪钬(TiSiN)的材料。
凸点170可以在顶部金属140上。凸点170可与顶部金属140和互连160接触，凸点170可电连接至顶部金属140和互连160。凸点170可从半导体芯片的顶表面突出。凸点170可与诸如另一半导体芯片的深插塞的部件或用于与所述部件电连接的电路基敗的连接垫接触。
凸点170可包括诸如铜(Cu )、铝(Al )、银(Ag)或鴒(W)的材料。顶部金属140、深插塞150、和凸点170可包括相同的金属。因此，可减小凸点170和顶部金属140之间的电阻。此外，顶部金属140和凸点170可彼此更紧密地^^。
此外，在凸点170连接至由与用于形成凸点170的金属相同的金属形成的另一半导体芯片的深插塞的情况下，凸点170和深插塞之间的电阻可减小，凸点170和深插塞之间的掩^强度可提高。
此外，凸点170可直接连接至顶部金属140。即，凸点170可与顶部金属140和互连160接触。因此，凸点170和顶部金属140之间的电阻可减小。
因此，根据本发明实施方案的半导体芯片可用于形成具有改善的性能、减小的电阻和提高的备^强度的半导体芯片堆叠封装。
图2A~2L是用于说明根据本发明一些实施方案制造半导体芯片的示例性方法的横截面图。
参考图2A，在半导体衬底110上可形成半导体器件120,并且可形成层间电介质130以覆盖半导体器件120。通孔141可形成为穿过层间电介质130用于与半导体器件120电连接。然后，在层间电^h质130上可形成绝缘层131，并且可使绝缘层131图案化以形成用于暴露通孔141的孔。
孔的内部可填充有金属，并且可对金属和绝缘层131进行化学;Wfe抛光(CMP)工艺，以暴露顶部金属140的顶表面和形成互连图案142。
通孔141、顶部金属140和互连图案142可包M如铜(Cu )、铝(Al)或鴒(W)的材料。
参考图2B，在CMP工艺之后，可形成钝化层132以覆盖顶部金属140和绝缘层131。钝化层132可包括诸如氮化硅或碳化硅(SiC )的材料。通过等离子体增强化学气相沉积(PECVD)工艺，钝化层132可沉积至约
iooA-约ioooA的厚度。
参考图2C,在形成钝化层132之后，可形成通过半导体衬底110的一 部分、层间电介质130、绝缘层131和钝化层132的深通孔150a。例如， 深通孔150a可具有约lnm ~约100jim的宽度和约lpm ~约300nm的深 度。深通孔150a可通过掩模工艺(例如，光刻和蚀刻)形成。
参考图2D,在形成深通孔150a之后，可如下形成緩冲层133:通过 PECVD工艺在钝化层132上和在深通孔150a内表面上沉积诸如氧化珪、 氮化硅和/或氮氧化硅的材料至约IOOOA ~约20000A的厚度。
在形成緩沖层133之后，可沉积钽(Ta)、氮化钽、氮化珪钽、氮化硅 钛、或铷中的至少一种。通过PVD、 CVD或ALD (原子层沉积)工艺所 述材料可沉积至约IOOA ~约2000A的厚度，以形成阻挡金属层153。
此后，可在深通孔150a内部的阻挡金属层153的部分上形成金属籽晶 层，并且可通过电镀方法沉积诸如铜(Cu)或钨(W)的金属150b以填 充深通孔150a，从而形成深插塞。
参考图2E，在深通孔150a中填充金属150b以形成深插塞之后，可通 过CMP工艺移除在阻挡金属层153上形成的金属150b的一部分和阻挡金 属层153的一部分，以形成深插塞150。
参考图2F，可在緩冲层133上形成氮化物层134。氮化物层134可包 括诸如氮化硅的材料。氮化物层134可防止深插塞150氧化。
参考图2G,通过掩模工艺可移除在顶部金属140上的氮化物层134、 緩冲层133和钝化层132的部分。可部分移除在顶部金属140上的钝化层 132的部分，使得在顶部金属140上保留厚度Tl。厚度Tl可基本上等于 氮化物层134的厚度。例如，厚度T1可以为约100A 约1000A。
参考图2H,通过无掩膜蚀刻工艺可移除氮化物层134和钝化层132 的部分，以暴露顶部金属140的至少一部分。
参考图21，在半导体芯片的整个表面上可形成第一金属层，并且通过 掩模工艺图案化第一金属层，以形成覆盖深插塞150的整个顶表面和顶部 金属140的一部分的互连160。第一金属层可包括诸如钽、钛、钨、氮化 钽、氮化钛、氮化鴒和/或氮化硅钬的材料。
9参考图2J,使用和用于形成顶部金属140的金属相同的金属，可在半 导体芯片的整个表面上形成第二金属层171。
参考图2K，可在第二金属层171上形成具有对应于顶部金属140的孔 172a的光刻胶图案172，并且通过电镀方法可在孔172a内沉积和用于形成 顶部金属140的金属相同的金属，以形成凸点170。凸点170可通过使用 第二金属层171作为籽晶层来形成。
光刻胶图案172的高度H2可以是约5jim ~约50fim，凸点170的高度 可以是约3jim ~约50jim。
参考图2L,可移除光刻胶图案172，和通过各向同性蚀刻工艺可移除 凸点170的部分170a和第二金属层171。可使用包括例如硝酸的物质作为 用于所述各向同性蚀刻工艺的蚀刻剂。
此后，通过诸如CMP工艺的工艺可移除半导体衬底110的下部部分 以暴露深插塞150的下端表面151。此时，剩余的半导体衬底110的厚度 可以是约40nm ~约60nm。
图3是说明根据本发明一些实施方案的示例性半导体芯片堆叠封装的 横截面图。在图3中，将参考上述半导体芯片说明第一半导体芯片100和 第二半导体芯片200。
参考图3，半导体芯片堆叠封装可包括第一半导体芯片100、第二半导 体芯片200和电路J41300。
第 一半导体芯片ioo可包括第一半导体衬底110、第 一半导体器件120 、
第一层间电介质130、第一顶部金属140、第一深插塞150、第一互连160 和第一凸点170。
第一半导体器件120可以在第一半导体衬底110上，第一层间电介质 130可覆盖第一半导体器件120。
第一深插塞150可穿透第一半导体衬底110和第一层间电介质130， 并且可通过第一互连160电连接至第一顶部金属140。
第一凸点170可与第一顶部金属140接触。第一凸点170可从第一半 导体芯片100的顶表面突出。第一凸点170、第一顶部金属140和第一深 插塞150可包括相同的金属。
第二半导体芯片200可以在第一半导体芯片100上。第二半导体芯片
10200可包括第二半导体衬底210、第二半导体器件220、第二层间电介质 230、第二顶部金属240、第二深插塞250、第二互连260、和第二凸点270。
第二半导体器件220可以在第二半导体衬底210上，并且第二半导体 器件220可电连接至第二顶部金属240。第二顶部金属240可通过第二互 连260连接至第二深插塞250。
第二深插塞250可穿透第二层间电^h质230和第二半导体衬底210。 第二深插塞250的下端表面251可与第一凸点170接触并且可电连接至凸 点170。
第二凸点270可与第二顶部金属240接触并且可以在第二顶部金属240上。
第二凸点270、第二顶部金属240和第二深插塞250可包含相同的金 属。此外，第二凸点270、第二顶部金属240和第二深插塞250可包含与 用于形成第一凸点170、第一顶部金属140和第一深插塞150的金属相同 的金属。
电路基板300可以在第二半导体芯片200上。电路基敗300可暴露于 外界并且可包括导电垫310。垫310可与第二凸点270接触并且可电连接 至第二凸点270。
第一凸点170、第一顶部金属140、第一深插塞150、第二凸点270、 第二顶部金属240和第二深插塞250可包括相同的金属。
因此，第一凸点170和第二深插塞250之间的电阻、第一凸点170和 第一顶部金属140之间的电阻、以及第二凸点270和第二顶部金属240之 间的电阻可以是低的。因此，根据本发明实施方案的半导体芯片堆叠封装 可具有改善的性能。
此外，第一凸点170和第二深插塞250之间的接合强度、以及第一凸 点170和第一顶部金属140之间的接合强度可以是高的。因此，根据本发 明 一些实施方案的半导体芯片堆叠封装可以是高度耐用的。
在本说明书中对，，一个实施方案"、"实施方案"、，，示例实施方案"等的 任何引用，表示与该实施方案相关的具体特征、结构或特性包括于本发明
的至少一个实施方案中。在说明书不同地方出现的这些术语不必都涉;M目
同的实施方案。另外，与任何实施方案相关地描述具体特征、结构或特性时，认为将这些特征、结构或特性与其它实施方案关^ME本领域技术人员 的范围之内。
虽然已经参考许多说明性实施方案描述了本发明的一些实施方案，但 是应理解本领域技术人员可设计很多其它的改变和实施方案，这些改变和 实施方案也在本公开原理的精神和范围内。更具体地，在〃>开、附图和所 附权利要求的范围内，在构件和/或对象组合布置的布置中可能具有各种变 化和改变。除构件和/或布置的变化和改变之外，对本领域技术人员而言， 可替代的用途也是明显的。
权利要求
1. 一种半导体芯片，包括半导体衬底；在所述半导体衬底上的半导体器件；覆盖所述半导体器件的电介质；在所述电介质上并且电连接至所述半导体器件的顶部金属；在所述半导体衬底和所述电介质中的深插塞；电连接所述深插塞和所述顶部金属的互连；和与所述顶部金属和所述互连接触的凸点。
2. 根据权利要求l所述的半导体芯片，其中所述互i^盖所述深插塞的 顶表面和所述顶部金属的一部分。
3. 根据权利要求l所述的半导体芯片，其中所述顶部金属、所述凸点、 和所述深插塞包括相同的金属。
4. 根据权利要求3所述的半导体芯片，其中所述顶部金属、所述凸点、 和所述深插塞包括铜或鵠中的至少 一种。
5. 根据权利要求l所述的半导体芯片，其中所述互连包括钽、钛、钨、 氮化钽、氮化钛、氮化钨、或氮化硅钬中的至少一种。
6. —种制造半导体芯片的方法，所述方法包括 在半导体衬底上形成半导体器件；形成电介质以覆盖所述半导体器件；在所述电介质上形成顶部金属，所述顶部金属电连接至所述半导体器件;在所述半导体衬底和所述电^h质中形成深插塞； 形成覆盖所述深插塞和所述顶部金属的至少一部分的互连；和 形成与所述顶部金属接触的凸点。
7.根据权利要求6所述的方法，其中形成所述凸点包括 在所述互连上形成金属层； 形成覆盖所述顶部金属的至少一部分的凸点；和蚀刻所述金属层和所述凸点的至少一部分。
8. 根据权利要求6所述的方法，其中形成所述凸点包括 形成覆盖所述互连的籽晶层；在所述籽晶层上形成牺牲图案，所述牺牲图案包括通过其暴露所述籽 晶层的一部分的沟槽；和使用所述籽晶层作为籽晶在所述沟槽内形成凸点。
9. 根据权利要求6所述的方法，其中所述凸点与所述顶部金属和所述互 连接触。
10. 根据权利要求6所述的方法，其中所述互连电连接所述顶部金属和所 述深插塞。
11. 根据权利要求6所述的方法，其中所述顶部金属、所述凸点、和所述 深插塞包括相同的金属。
12. 根据权利要求ll所述的方法，其中所述顶部金属、所述凸点、和所述 深插塞包括铜或鴒中的至少 一种。
13. 根据权利要求6所述的方法，其中所述互连包括钽、钛、钨、氮化钽、 氮化钛、氮化钨、或氮化硅钬中的至少一种。
14. 根据权利要求6所述的方法，其中形成所述深插塞包括形成緩冲层、 阻挡金属层、和金属籽晶层。
15. 根据权利要求6所述的方法，其中所述互逸葭盖所述深插塞的整个顶 表面。
16. 根据权利要求6所述的方法，还包括在形成所述凸点之后，移除所 述半导体衬底的下部部分。
17. —种半导体芯片堆叠封装，包括第一半导体芯片，包括在第一半导体衬底上的第一半导体器件、电 连接至所述第一半导体器件的第 一顶部金属、以及与所述第 一顶部金属接 触的第一凸点；和在所述第 一半导体芯片上并且包括与所述第 一 凸点接触的深插塞的第 二半导体芯片。
18. 根据权利要求17所述的半导体芯片堆叠封装，其中所述第二半导体芯片还包括在第二半导体衬底上的第二半导体器件，连接至所述第二半导体器件的第二顶部金属，与所述第二顶部金属接触的第二凸点，以及连接所述深插塞和所述第二顶部金属的互连。
19. 根据权利要求18所述的半导体芯片堆叠封装，还包括在所述第二半导体芯片上的与所述第二凸点接触的电路141。
20. 根据权利要求17所述的半导体芯片堆叠封装，其中所述第一顶部金属、所述深插塞、和所述第一凸点包括相同的金属。
全文摘要
提供半导体芯片、制造半导体芯片的方法和半导体芯片堆叠封装。所述半导体芯片包括半导体衬底和在半导体衬底上的半导体器件。电介质覆盖半导体器件。顶部金属在电介质上并且电连接至半导体器件。深插塞穿透半导体衬底和电介质。互连电连接深插塞和顶部金属。凸点与顶部金属和互连接触。
文档编号H01L23/485GK101465332SQ20081018651
公开日2009年6月24日 申请日期2008年12月22日 优先权日2007年12月21日
发明者李玟炯 申请人:东部高科股份有限公司