具有优化的可制造性的垂直功率器件的高压结构及方法

专利名称：具有优化的可制造性的垂直功率器件的高压结构及方法
技术领域：
本发明一般涉及垂直半导体功率器件。特别地，本发明涉及应用于高压
的带有超结(super-junction)结构的垂直功率器件的具有优化的可制造性的 结构及制造方法。
背景技术：
现有的通过减少串联电阻来进一步提高击穿电压的制造技术及器件结构 仍然面临着可制造性的困难。由于现有的高功率器件通常所具有的结构特征 要求多种费时的，复杂的及昂贵的制造过程这一事实，因而高压半导体功率 器件的实际应用和实用性都受到了限制。有些高压功率器件的制作过程是低 产量及低收益的。特别是，部分现有结构中要'求多重外延层和埋入层以及部 分器件要求很深的沟槽，这就要求长时间的蚀刻。根据迄今为止所公开的制 造过程，多重回蚀亥ij(multiple etch back)和化学机械抛光(chemical mechanical polishing, CMP)在多数器件结构的制造过程中是必须的。另外，制造工艺 经常要求与标准铸造过程不兼容的设备。例如，许多的标准大容量半导体铸 造需要氧化物CMP (oxide chemical mechanical polishing,氧化物化学机械抛 光)而无需硅CMP，这就需要一些超结处理方法。另外，这些器件所具有的 结构特征及制造工艺无助于从低电压到高电压应用的可扩展性。也就是说， 某些处理方法在应用于较高电压等级时，会造成高成本和/或过程冗长。如下 文中将要讨论及叙述的，这些具有不同的结构特征及使用多种加工方法制作 的现有器件都对于目前市场所需要的器件的实际应用产生限制和困难。
有三种应用于高电压的半导体功率器件结构的基本类型。第一种类型包 括了如图1A中所示的标准VDMOS (垂直双扩散金属氧化物半导体)这样 的根据标准结构所制成的器件，其并不结合有电荷平衡的功能结构。由于这 个原因，其不具有超越一维理论图的优点的击穿电压增长，即约翰逊限制， 这一类型的器件符合I-V性能测定并进一步由模拟分析确认。为了满足高击
7穿电压的要求，具有这一结构的器件由于漏极漂移区域的低掺杂浓度，通常 具有相对较高的导通电阻。为了减少导通阻抗，这一类型的器件通常要求大 芯片尺寸。尽管这类器件具有工艺制造简单及制造成本低的优点，然而，其 仍然由于上述的缺点而不能在标准封装的情况下使用于高电流低电阻的应用 中，这些缺点是芯片价格变得极高(因为每个晶片中的芯片太少)以及其 在标准的可接受的封装结构下不能适用于大芯片。
第二类的器件包括提供二维电荷平衡的结构，其可以具有高于约翰逊限 制的击穿电压。这类器件结构通常指的是通过超结技术实施的器件。在超结 结构中，电荷平衡沿与垂直器件的漏极漂移区域中的电流方向平行的阴极平
面的垂直方向设置，例如漏极或集电极平面，基于例如Infineon公司的 CoolMOSTM这样的PN结，同时，将场平整技术实施于省去氧化物的器件中 可以使该器件获得更高的击穿电压。第三类结构涉及三维电荷平衡，其在横 向及垂直方向都实现耦合连接。由于本发明的意图在于改进应用超结技术实 施的器件的结构功能和制造工艺，从而实现二维电荷平衡，所以，具有超结 的器件的局限与困难将在后文中得到讨论及叙述。
图1B是具有超结的器件的剖视图，该器件在通过增加漏极掺杂浓度保 持特定的击穿电压的情况下减少了特征电阻(Rsp，倍数于活动区域的电阻)。 电荷平衡由形成于漏极的P型垂直柱实现，其结果是横向及所有漏极消耗都 处于高电压，以此从N+衬底的高压漏极夹断以及屏蔽沟道。这样的技术已 经公开于欧洲专利0053854 (1982)，美国专利4,754,310，特别是这个专利的 图13和美国专利5,216,275中。在这些现有公开技术中，所形成的垂直超结 作为N型和P型掺杂的垂直柱。在垂直DMOS (双扩散金属氧化物半导体) 器件中，垂直电荷平衡由带有由掺杂侧壁形成的如图所示的掺杂柱的结构实 现。如美国专利4134123和美国专利6037632所公开的，除了掺杂柱之外，
也设置了掺杂漂移岛以提高击穿电压或减少电阻。这样的超结器件结构仍然 依靠P区域的消耗将栅极/沟道和漏极屏蔽开。漂移岛结构受限于由电荷储存 和开关等事宜所造成的技术困难。
传统的上述的第一类型的器件结构仍然存在该器件要求大的芯片尺寸以 实现低导通电阻这样的限制。由于尺寸所带来的问题，这样的器件在标准功 率封装的情况下不能实现低导通高电流的应用。而第二及第三类型的器件，它们的制造方法通常非常复杂，昂贵，同时由于其制造方法要求众多步骤， 且若干步骤相当缓慢，生产量低，所以要求很长的制程时间。特别是，这些 步骤或许涉及多个外延层和埋入层。 一些结构还要求贯穿整个漂移区域的深 沟槽以及在多数步骤中要求回蚀刻或化学机械抛光。由于这些原因，现有的 结构及制造方法受限于缓慢及昂贵的制造过程，同时在广泛的应用中也不经 济。
因此，在功率半导体器件的设计和制造领域中，仍然存在着提供新的形 成功率器件的器件结构及制造方法以使上述的问题及限制得到解决的需求。

发明内容
由此，本发明的一个方面提供了一种新的优化的器件结构及制造方法， 其通过深沟槽的不延伸穿越整个垂直漂移区域的掺杂沟槽侧壁，利用简单及 方便的制造步骤从而在漂移区域中形成用于电荷平衡的掺杂柱。这就不需要
回蚀刻或CMP (化学机械抛光)，从而减少了制造步骤，且可以通过少量薄 外延生长层实施，例如由两个厚度均小于15微米的外延层来实现。该制造过 程要求若干具有合理纵宽比的阶段沟槽，例如两个小于15微米的阶段沟槽， 其具有大约5 : 1的纵宽比。该器件可以通过标准过程，使用标准的制造模块 及设备方便地制造。由此，上述的技术困难及限制得以解决。
特别的，本发明的一个方面提供了一种新的优化的器件结构和制造方法， 其通过深沟槽的掺杂沟槽侧壁，从而在漂移区域中形成用于电荷平衡的掺杂 柱，所述的掺杂沟槽侧壁不延伸穿越整个垂直漂移区域，并通过一埋入连接 区域连接穿过体区域。另外，掺杂柱，例如P-掺杂柱，通过分布于活动区域 中的各个位置连接到体区域。新的结构能够使电流流经窄P-掺杂柱的两侧， 从而提高器件性能。
本发明的另一个方面提供了一种新的优化的器件结构及方法，其通过利 用简单的、方便的、可扩展的制造步骤所形成的深沟槽的掺杂沟槽侧壁，从 而在漂移区域中形成用于电荷平衡的掺杂柱。外延层的数量可以通过三个沟 槽的开设步骤增加到三层，由此可以减少沟槽深度至10微米以下，以及减少 外延层厚度到IO微米以下。由于优化的器件性能，对该器件的广泛和经济的 应用得以实现。本发明的另一个方面提供了一种新的优化的在漂移区域中形成用于电荷 平衡的掺杂柱的器件结构及方法，其要求具有相对较薄厚度的较少数量的外 延生长。这种器件的产品成本得到显著减少。
本发明的另一个方面提供了一种新的优化的器件结构及方法，其通过在 垂直漂移区域中形成窄长型的掺杂柱，从而在漂移区域中形成用于电荷平衡 的掺杂柱。这个过程涉及对埋入沟槽的沟槽侧壁进行掺杂。埋入沟槽开设于 外延层内，然后在离子注入后，用外延生长重新填入。由于器件电阻成功地 优化，从而使击穿电压得到显著增加。
本发明的另一个方面提供了一种新的优化的在漂移区域中形成用于电荷 平衡的掺杂柱的器件结构及方法，其中，制造过程不需要在沟槽填入之后使
用回蚀刻或CMP工艺平面化深沟槽。由于更好的产品产量，该器件的生产 量得到优化。该器件的实施成本也由此减少。
本发明的一个优选实施方式简要公开了一种设置于半导体衬底上的支持 一个外延层作为漂移区域的半导体功率器件。该半导体功率器件还包括一超 结结构，包括数个设置于多个外延层中的掺杂侧壁柱。该外延层具有数个开 设的沟槽，将带有掺杂侧壁柱的外延层填入沟槽，该掺杂侧壁柱沿所开设的 沟槽的侧壁设置，再填满多个外延层。在一个优选实施方式中，半导体功率 器件还包括一设置于漂移区域中的沟槽底部掺杂区域，其位于两个掺杂侧壁 柱之下并连接二者。在另一个优选实施方式中，半导体功率器件还包括设置 于多个外延层中的顶部外延层上的埋入连接区域，用于将掺杂侧壁柱电连接 半导体功率器件的导电端。
另外，本发明公开了一种制造设置于半导体衬底上的支持一个包括外延 层的漂移区域的半导体功率器件的方法。该方法包括在漂移区域开设数个下 部沟槽的步骤，然后掺杂下部沟槽的侧壁，以形成数个沿着下部沟槽侧壁的 下部的掺杂侧壁柱。该方法进一步还包括使用位于漂移区域顶部上的第一外 延层填充并覆盖下部沟槽的步骤，然后开设数个实质上位于每一个下部沟槽 顶部的上部沟槽，并掺杂上部沟槽的侧壁以形成数个上部掺杂侧壁柱。该方 法还包括使用位于第一外延层上的第二外延层填充及覆盖上部沟槽的步骤， 然后通过应用一功率器件制造步骤延伸并连接下部及上部掺杂侧壁柱，从而 在半导体衬底中形成数个组合掺杂侧壁柱。本领域的普通技术人员在结合多个附图阅读后续的本发明的优选实施方 式的详细叙述后，本发明的其它内容及优点将变得显而易见。


图1A至1B所示是以现有方法制造的现有垂直功率器件结构的剖视图。 图2至9是本发明的带有超结结构的高压功率器件的不同实施方式的剖 视图。
图10A至10M是描述制造本发明的如图2所示的具有超结结构的高压 功率器件的方法步骤的剖视图。
图11A至11M是描述制造本发明的如图3所示的具有超结结构的高压 功率器件的方法步骤的剖视图。
图12至14C是是描述制造如图4至图9所示的不同高压功率器件的方 法步骤的剖视图。
具体实施例方式
参考图2所示的本发明的平面MOSFET器件100的剖视图。MOSFET 器件100设置于一 N+硅衬底105上，该N+硅衬底的功能是将其作为衬底底 部表面上的漏极端或电极。N+衬底105支持一立即形成于N+漏极区域105 上的N-漂移区域110，在该漂移区域110上具有第一 N-外延层120和形成于 第一 N-外延层120上的第二 N-外延层130。 N-漂移层110包括底部P-掺杂 柱115，第一N-外延层120包括顶部P-掺杂柱125。如同下文中还要进一步 叙述的那样，底部P-掺杂柱115是通过开设于两个相邻P-掺杂柱115-L和 115-R之间的沟槽侧壁，应用倾角P-掺杂离子注入而形成的。在该实施方式 中，实施零倾斜N-型注入形式的补偿注入(例如磷)以补偿任何的P-掺杂柱 注入可以得到第一 P-掺杂柱区域的平面底部部分。
另外，通过开设于两个相邻P-掺杂柱125-R和125-L之间的沟槽的侧壁， 应用倾角P-掺杂离子注入，可以形成顶部P-掺杂柱。再有，实施零倾斜N-型注入形式的补偿注入可以补偿任何的P-惨杂柱注入以形成位于第一 N-漂 移区域(epi) 110和P-掺杂柱125-L和125-R的下部之间的平面转变区域。
两个相邻顶部P-掺杂柱125-L和125-R之上的是埋入P-掺杂连接区域
ii170，其将顶部P-掺杂柱电连接到P-掺杂体连接区域160和两个相邻的顶部 掺杂柱125-L和125-R。在栅极140的每一侧，P-掺杂体连接区域160设置 于两个相邻的位于栅极140之下的栅极氧化层135之下的体区域145之间， 并围绕栅极氧化层135之下的源极区域150。平面MOSFET功率器件包括设 置于沟道区域之上的栅极140，沟道区域位于源极区域150的每一侧的上方， 源极区域150被位于栅极氧化层135下的体区域145包围。半导体功率器件 由一带有连接开口的氧化层覆盖，用以提供金属连接层180，并通过连接注 入区域160连接源极150和体区域145。如图2A所示，超结可以通过P区 域115和125关联到体区域145并覆盖整个条纹结构的手指状突出来构成。 如图2A和5A所示的条纹设计结构，埋入连接区域170延伸到体连接区域 160所形成的位置。某些实施方式中，如这些透视图所示，体连接也可以覆 盖整个体区域，在这样的实施方式中，体连接分布于体区域的部分之上。封 闭单元结构当然也可以应用，但在图中未表示。
图3所示为与图2所示的半导体功率器件100类似的可做替换的典型实 施方式的剖视图，区别在于去除了上文中提及的位于两个相邻P-掺杂柱 115-L和115-R之间所开设的沟槽下的沟槽底部掺杂区域115-B中的第一N-型补偿注入。图4所示为另一种与图3所示的器件相类似的典型实施方式。 仅有的区别是沟槽底部P-掺杂区域115-B形成于距N+衬底区域105 —定距 离的上方。这可以通过使用更厚的N-漂移区域110或更浅的第一沟槽115实 现。
在图2至图4所示的具体实施方式
中，需要注意的是，当P-侧壁注入应 用相对较小的7度倾角时，就需要补偿注入。小角度的注入或许造成某些注 入离子突出进入沟槽底部下的外延区域。N-型注入贯穿沟槽底部可以实现该 P-型区域的补偿。然而，如果倾角被精确控制，就可以仅对侧壁进行注入， 而无需进行贯穿深沟槽的沟槽底部补偿注入。在图3和4所示的实施方式中， 由于加入了零倾角硼注入以形成沟槽底部P区域115-B，所以就不再需要沟 槽底部补偿注入。
图5所示的是与图2中的半导体功率器件类似的另一种典型实施方式的 剖视图。仅有的区别是，如图5A所示，体连接不开设于沿条纹的所有地方， 而仅选择开设于条纹结构的特定位置。在区域170，中，其不直接连接到体区域和源极区域，P-掺杂柱115和125不关联到体区域，在位置上保持不连接， 尽管区域115和125通过体连接区域160保持与体区域之间的偏压。图6所 示为与图2中所示的功率器件类似的另一种典型实施方式的剖视图，区别在 于其中没有P-掺杂连接区域170，并且所形成的P-掺杂柱115和125作为浮 动区域不连接到体区域。图7是与图6所示的器件类似的另一种半导体功率 器件的可选择典型实施方式的剖视图。仅有的区别是沟槽底部的底部P-掺杂 区域115-B位于两个相邻P-掺杂柱115-L和115-R的下方。这可以通过应用 更厚的N-漂移区域110或更浅的沟槽区域115实现。图8是与图5所示类似
的另一种半导体功率器件的典型实施方式的剖视图。该功率器件具有和形成 于所选择的位置上的P柱连接区域170连接的分布在体区域上的P柱的结构。 该实施方式与图5所示的实施方式的区别在于更厚的顶部外延层140，通 过在选定位置进行具有更高注入能量的多种离子注入实现更深的连接区域 170。在图8中，通过使用分离的离子注入区域171和172形成连接区域170。 在这个功率器件的实施方式中，通过适当的单元间隔和顶部外延145的厚度 选择，使电流流经P掺杂柱115-L和115-R的两侧。这通过使用分布的连接 区域就能够实现，并通过将N-型反向掺杂注入沟槽115和125的底部，以确 保在掺杂侧壁区域115國L、 115-R、 125画L、 125-R的两侧具有一连续的N-型 区域。
图9所示为一具有不同的体连接和源极连接形式的功率器件的不同结 构。如图9所示的结构在制造中，需要一特殊的源极掩模以形成源极区域150， 其阻止源极掺杂进入体区域145的中心部分。该实施方式证明连接区域可以 通过不同结构形成，并且可以不受限于如上述实施方式中所示的沟槽体连接。 基于掩模的源极制程的标准源极连接形式也可以适用于本发明公开的多种器 件结构的实施。
图IOA至10M是一系列制造图2所示的高压半导体器件的步骤剖视图。 图10A所示为一个起始的硅衬底，包括一 N+衬底205 (通常使用锑、砷或 磷掺杂，其浓度大于5X10"/cm3，以最小化其电阻系数)，并具有由N+衬底 205支持的厚度范围为15至30微米的N-漂移外延层210。N-漂移外延层210 所具有的N-型掺杂浓度范围从lX10"至2.5X10"/cm3，其目的为制造具有 击穿电压超过600伏的高压功率器件。沉积或热生长厚度为0.1至1.0微米的
13硬掩模氧化层212。然后，应用沟槽掩模(图中未示出)以实现氧化物蚀刻 开设数个沟槽蚀刻窗口 213。取决于蚀刻器类型或蚀刻制剂，也可以使用仅 光蚀刻剂掩模来图案化和开设沟槽以替代所示的硬掩模氧化层212。在大多 数应用中，沟槽开设的范围在1微米至5微米之间。
在图IOB中，应用硅蚀刻开设的数个沟槽214，其具有大于外延层210 厚度的20%的沟槽深度。优选的沟槽214的深度大约为外延层210厚度的50% 至80%。在图10C中，通过应用倾角注入方法将硼离子注入沟槽侧壁，从而 在漂移外延层210中形成P-掺杂区域215。掺杂量大约为1X1(^至3X 1013/0^2的硼离子流，大约20Kev，倾角大约为7度(可以使用倾角范围为 5至15度)。由于硼侧壁注入，可以选择，垂直(零倾角)磷注入，以在沟 槽底部下的外延区域实现反向的P-惨杂。然后剥离光蚀刻剂。在图10D中， 将氧化层212除去，然后是生长N-外延层220的过程，N-外延层220的厚度 大约10至25微米或等于区域214的沟槽深度。对于具有大约600伏的击穿 电压的功率器件，外延层220的N-型掺杂浓度范围为1X10"至2.5X 1015/cm3，其也可以等于或高于N-型外延层210的掺杂浓度。
在图10E中，沉积氧化层222，然后应用具有临界尺寸(CD)的沟槽掩 模(图中未示出)，临界尺寸的范围大约为l至5微米，S卩1.0U至5.0U，以 实现氧化物蚀刻，然后通过硅蚀刻开设若干沟槽224，其深度等于外延层220 的厚度，例如，比第一组沟槽214浅8至18微米。在一个具体实施方式
中， 沟槽224的临界尺寸大约为3um，并具有大约12um的沟槽深度。在图10F 中，通过与图10C中所示的相类似的倾角硼掺杂离子注入方法进行沟道侧壁 掺杂，从而形成沿沟槽224的侧壁的侧壁掺杂区域225。进行垂直(零倾角) 磷注入，以在沟槽224下的外延漂移区域220实现反向硼离子掺杂。
在图10G中，除去硬掩模氧化层222，然后是生长第二 N-型硅外延层 230的过程，其厚度可充分填充沟槽224。在一种典型实施方式中，第二外延 层230的厚度大约为，或略微大于，沟槽224的宽度的一半。例如，N-外延 层230的厚度可以等于沟槽224的宽度的一半，加沟槽224的厚度的百分之 十至五十。在另一种典型实施方式中，第二外延层的厚度大约为2.0um至 3.0um，对于低电阻的600V器件，其N-型掺杂浓度为1.0X10"至2.5X 1015/cm3。在图10H中，衬垫氧化物232形成于第二外延层230之上。可选
14的加工步骤，例如，沉积氮化物层，活动区域掩模应用，JFET表面注入(N-型离子注入，为了将电阻最小化，以减少任何的可能产生于相邻P-体区域之 间的寄生JFET活动)，场氧化，氮化物及衬垫氧化物去除，以及牺牲氧化层 的生长及去除，都可以实施(未示出)。在图10I中，形成栅极氧化层235， 然后沉积及掺杂多晶硅层240。应用栅极掩模(未示出)以实现多晶硅蚀刻， 来图案化栅极240。可以选择应用体掩模(未示出)，然后通过蚀刻过程形成 浮动保护环终端是必要的。进行体注入，然后进行体扩散形成体区域245。
在图IOJ中，实施了源极注入。在一典型实施方式中，使用砷离子进行 源极掺杂，其掺杂离子流量为4X1015，其具有的注入能量为70Kev，然后通 过热处理形成源极区域250。
在图IOK中，实施LTO (低温氧化物)及BPSG (硼磷氧化物)层255 的导电体沉积，然后进行BPSG层的回流和致密化过程。在图10L中，应用 源极和体连接掩模(未示出)优选作为光蚀刻剂，具有大于1.5um的厚度， 蚀刻出导体层255。使用硅蚀刻去除栅极氧化层235及源极区域250的中心 部分，以开设沿侧壁的体连接窗260，其也可以用作源极连接。进行浅高的 硼或BF2注入，注入量为2X1015，注入能量小于65Kev，以形成P+连接区 域265。进行注入量大于4X 1013以及注入能量大于100Kev的深硼注入(或 一系列更深的硼注入)，以在表面体连接区域245和埋入P-柱215及225之 间形成P-连接区域。在图10M中，沉积金属层280，并使用金属掩模(未示 出)来图案化金属层，以形成源极体连接和栅极衬垫(未示出)。通过钝化层 沉积，钝化接合衬垫应用以及蚀刻和融合步骤(未示出)来完成半导体功率 器件的制造过程。
图11A至11M是一系列制造图3所示的可替代的高压半导体功率器件 的步骤的剖视图。图IIA所示为一个起始的硅衬底，包括一N+衬底205，并 具有由N+衬底205支持的厚度范围为20至30微米的N-漂移外延层210。 N-漂移外延层210所具有的N-型掺杂浓度范围从1 X 1015至2.5X 1015/cm3， 其目的为制造具有击穿电压超过600伏的低电阻高压功率器件。沉积或热生 长厚度为0.1至1.0微米的硬掩模氧化层212。然后，应用沟槽掩模(图中未 示出，临界尺寸如上文所述)以实现氧化物蚀刻开设数个沟槽蚀刻窗口213。 取决于蚀刻器类型或蚀刻制剂，也可以仅使用光蚀刻剂掩模来图案化和开设沟槽以替代所示的硬掩模氧化层212。
在图11B中，应用硅蚀刻开设的数个沟槽214，其具有大于外延层210 厚度的20%的沟槽深度。优选的沟槽214的深度大约为外延层210厚度的50% 至80%。在图11C中，通过应用倾角注入方法将硼离子注入沟槽侧壁，从而 在漂移外延层210中形成侧壁P-掺杂区域215。掺杂量大约为1X10"至3X 1013/^11'2的硼离子流，掺杂能量大约20Kev，倾角大约为7度。然后跳过N-型沟槽底部补偿注入，以在沟槽214底部留下P-掺杂区域215'。然后剥离光 蚀刻剂。在图11D中，将氧化层212除去，然后是生长N-外延层220的过程， N-外延层220的厚度大约10至25微米，其等于沟槽深度。对于具有低电阻 及大约600伏的击穿电压的功率器件，外延层220的掺杂浓度范围为1 X 1015 至2.5X 1015/cm3,其也可以等于或高于N-型外延层210的掺杂浓度。
在图11E中，沉积氧化层222，然后应用具有临界尺寸(CD)的沟槽掩 模(图中未示出)，其临界尺寸的范围大约为1至5微米，艮卩1.0"至5.0u ， 以实现氧化物蚀刻，然后通过硅蚀刻开设若干沟槽224，其深度等于外延层 220的厚度，例如，比第一组沟槽214浅8至18微米。在一个具体实施方式
中，沟槽224的临界尺寸大约为3Pm，并具有大约12um的沟槽深度。在 图11F中，通过与图11C中所示的相类似的倾角硼掺杂离子注入方法进行沟 道侧壁掺杂，从而形成沿沟槽224侧壁的侧壁掺杂区域225。进行垂直磷注 入，以在沟槽224下的外延漂移区域220中实现反向硼离子掺杂。
在图11G中，除去硬掩模氧化层222，然后是生长第二硅外延层230的 过程，其厚度可充分填充沟槽224。在一种典型实施方式中，第二外延层230 的厚度大约为沟槽224的宽度的一半加沟槽224的厚度的百分之十至五十。 在另一种典型实施方式中，第二外延层的厚度大约为2.0ym至3.0wm，其 N-型掺杂浓度为1.0X10'5至2.5X1015/cm3。在图11H中，衬垫氧化物232 形成于第二外延层230之上。可选的加工步骤，例如，沉积氮化物层，活动 区域掩模应用，JFET表面注入，场氧化，氮化物及衬垫氧化物去除，以及牺 牲氧化层的生长及去除都可以实施(未示出)。在图111中，形成栅极氧化层 235，然后沉积及掺杂多晶硅层240。应用栅极掩模(未示出)以实现多晶硅 蚀刻来图案化栅极240。可以选择应用体掩模(未示出)，然后通过蚀刻过程 形成浮动保护环终端是必要的。进行体注入，然后进行体扩散形成体区域245。
在图11J中，实施了源极注入。在一典型实施方式中，使用砷离子进行 源极掺杂，其掺杂离子流量为4X1015，其具有的注入能量为70Kev，然后通 过热处理形成源极区域250。在图11K中，进行毯式体连接注入，以形成体/ 源极连接掺杂区域(未示出)。实施LTO及BPSG层255的导电体沉积，然 后是BPSG的回流和致密化过程。在图11L中，应用源极和体连接掩模(未 示出)优选作为光蚀刻剂，具有大于2ym的厚度，蚀刻出导体层255。使 用硅蚀刻去除栅极氧化层235及源极区域250的中心部分，以开设源极/体连 接窗260。进行浅高硼或BF2注入，注入量为2X 1015，注入能量小于65Kev， 以形成P+连接区域265。进行注入量大于4X 1013以及注入能量大于100Kev 的深硼注入，以在表面体区域245和埋入P-柱215及225之间形成P连接区 域。在图11M中，沉积金属层280，并使用金属掩模(未示出)图案化金属 层，以形成源极体连接和栅极衬垫(未示出)。通过钝化层沉积，钝化接合衬 垫应用以及蚀刻和融合步骤(未示出)来完成半导体功率器件的制造过程。
图12所示为对应图IOC和11C的两个替代过程。该实施方式中使用更 厚的N-漂移区域210，或更浅的第一沟槽214，或两者的组合。举例来说， 更浅的沟槽214的优点在于减少了制程时间。在图12的左侧，跳过所有的 N-型零倾角补偿注入的结果是形成一底部P-型区域215'。在图12的右侧， 实施贯穿沟槽底部的垂直磷"补偿"注入，以补偿在距底部N+衬底205 — 定距离的沟槽下的漂移区域的掺杂浓度。
图13所示为图12所示结构的浮动岛版本形式。
图14所示为与图12所示相类似的结构，但具有无沟槽的体区域及源极 连接。图14A至14C所示为制造本发明的功率器件的方法7与方法8的步骤 的剖视图。在图14A中，应用源极掩模(未示出)形成源极区域250，其阻 止源极掺杂离子进入体区域245的中心部分。
\ 尽管本发明已经依照现有的优选实施方式进行了叙述，但应该认识到这 样的公开不能被视为限制。本领域的普通技术人员在阅读了上文内容后，本 发明的多种代替及修改将是显而易见的。相应的，后续的权利要求应当被视 作覆盖了所有落入本发明真正精神及范围内的所有代替和修改。
权利要求
1、一种制造在半导体衬底上的半导体功率器件的方法，半导体衬底支持一漂移区域，该漂移区域包括设置在其上的一外延层，其特征在于，所述的方法包括在所述的漂移区域中开设数个下部沟槽，然后掺杂所述下部沟槽的侧壁以形成数个沿所述下部沟槽的侧壁设置的下部掺杂侧壁柱；以及在所述的漂移区域的顶部形成第一外延层，以填充至少部分的所述下部沟槽，然后开设数个实质上位于每一个所述下部沟槽顶部的上部沟槽，并掺杂所述上部沟槽的侧壁，以形成上部掺杂侧壁柱；以及使用位于所述第一外延层顶部的第二外延层填充及覆盖所述的上部沟槽，然后应用功率器件制造步骤延伸及连接所述的下部和上部掺杂侧壁柱，以在所述半导体衬底内形成数个组合掺杂侧壁柱。
2、 如权利要求l所述的方法，其特征在于，其中 所述的开设下部沟槽的步骤还包括开设深度大于所述漂移区域厚度20% 的沟槽，以及所述的开设上部沟槽的步骤还包括开设深度约等于所述第 一外延层厚度的上部沟槽。
3、 如权利要求l所述的方法，其特征在于，其中-所述的掺杂下部沟槽及上部沟槽的侧壁的步骤还包括应用具有相对于沿所述上部及下部沟槽的侧壁方向大约5至15度倾角的进行倾斜注入的步
4、 如权利要求l所述的方法，其特征在于，还包括应用零倾角垂直注入方法，使用与应用于所述下部沟槽掺杂的相反导电类 型的掺杂物，掺杂一位于所述下部沟槽底部下方的区域，以使用反向掺杂 离子补偿所述的下部沟槽底部下方的区域。
5、 如权利要求l所述的方法，其特征在于，其中所述的形成第一外延层以填充至少一部分所述下部沟槽的步骤还包括形 成具有掺杂浓度等于或高于所述漂移区域的掺杂浓度的第一外延层的步 骤。
6、 如权利要求l所述的方法，其特征在于，其中 所述的形成第一外延层以填充至少一部分所述下部沟槽的步骤还包括形 成厚度大约为5至25微米的第一外延层的步骤。
7、 如权利要求6所述的方法，其特征在于，其中 所述的形成上部沟槽的步骤还包括开设所述具有深度约为5至25微米 的上部沟槽的步骤。
8、 如权利要求l所述的方法，其特征在于，还包括 应用零倾角垂直注入方法，使用与应用于所述上部沟槽掺杂的相反导电类 型的掺杂物，掺杂一位于所述上部沟槽底部下的区域，以使用反向掺杂离 子补偿所述的上部沟槽底部下的区域。
9、 如权利要求l所述的方法，其特征在于，其中 所述的将第二外延层填充及覆盖上部沟槽的步骤还包括形成具有厚度大 约为1至4微米的位于所述上部沟槽顶部表面上的第二外延层的步骤。
10、 如权利要求l所述的方法，其特征在于，其中 所述的应用功率器件制造的步骤还包括以下步骤在所述的第二外延层顶 部形成栅极以及在所述的第二外延层中形成体区域及源极区域，然后通过 覆盖于所述半导体器件上的绝缘层形成源极和体区域连接；以及 形成用以电连接所述组合侧壁掺杂柱和所述体区域的掺杂埋入连接区域。
11、 如权利要求l所述的方法，其特征在于，还包括 应用零倾角垂直注入方法将与应用于掺杂下部沟槽侧壁的相同导电类型 的掺杂物掺杂入位于下部沟槽底部下方区域中的掺杂沟槽底部区域。
12、 如权利要求11所述的方法，其特征在于，其中 所述的在下部沟槽底部下方的区域中对掺杂沟槽底部区域进行注入的步 骤还包括对所述掺杂沟槽底部区域进行注入的过程，该掺杂沟槽底部区 域接触位于所述漂移区域下的下部衬底层。
13、 如权利要求ll所述的方法，其特征在于，其中 所述的在下部沟槽底部下方的区域中对掺杂沟槽底部区域进行注入的步 骤还包括在位于所述漂移区域下的下部衬底层上的一定距离处，对所述 掺杂沟槽底部区域进行注入的过程。
14、 如权利要求l所述的方法，其特征在于，其中 所述的应用功率器件制造的步骤还包括在所述半导体衬底中形成由其支 持的金属氧化物半导体场效应晶体管的步骤，所述的半导体衬底支持所述 的第一和第二外延层，并具有设置于所述的漂移区域和所述第一外延层中 的数个组合掺杂侧壁柱；以及形成用以电连接所述组合侧壁掺杂柱和所述金属氧化物半导体场效应晶 体管器件的体区域的掺杂埋入连接区域。
15、 如权利要求l所述的方法，其特征在于，其中 所述的注入数个位于半导体衬底中组合掺杂侧壁柱的步骤还包括注入位 于N-型衬底中的多个组合掺杂侧壁柱，以作为P-掺杂侧壁柱的步骤。
16、 如权利要求l所述的方法，其特征在于，其中 所述的注入数个位于半导体衬底中组合掺杂侧壁柱的步骤还包括注入位 于P-型衬底中的多个组合掺杂侧壁柱，以作为N-掺杂侧壁柱的步骤。
17、 一种制造位于半导体衬底上的半导体功率器件的方法，所述的半导体 衬底支持一包括外延层的漂移区域，所述的方法包括以下步骤首先，通过在所述漂移区域开设数个下部沟槽形成超结结构，然后掺杂所述下部沟槽的侧壁，以形成数个沿着所述下部沟槽侧壁设置的下部掺杂侧 壁柱；以及重复以下步骤使用位于下部外延层上的覆盖外延层填充所述的数个沟 槽，开设数个实质上位于每一个所述下部沟槽顶部的上部沟槽，并掺杂所 述的上部沟槽的侧壁，以形成若干上部掺杂侧壁柱，以此将多个外延层填 充入其上可设的沟槽的多个层中，并同时注入形成于所述多个外延层中的 掺杂侧壁柱。
18、 一种设置于半导体衬底上的半导体功率器件，所述的半导体衬底支持 一作为具有外延层的漂移区域的外延层，包括一超结结构，包括数个设置于多个外延层中的掺杂侧壁柱，其中，所述的 外延层具有数个开设的沟槽，沟槽由所述的具有掺杂侧壁柱的外延层填 充，所述的掺杂侧壁柱沿着所述的设置于数个外延层中的沟槽侧壁设置。
19、 如权利要求18所述的半导体功率器件，其特征在于，还包括 一设置于所述漂移区域内的底部掺杂区域，其位于两个所述掺杂侧壁柱之 下，并连接该两个掺杂侧壁柱。
20、 如权利要求18所述的半导体功率器件，其特征在于，还包括-一设置于所述漂移区域内的埋入连接区域，其位于两个所述掺杂侧壁柱之 上，并连接该两个掺杂侧壁柱。
21、 如权利要求20所述的半导体功率器件，其特征在于，其中 所述的埋入连接区域还向上延伸到重掺杂体区域，以提供所述掺杂侧壁柱 和所述半导体功率器件的导体端之间的电连接。
22、 如权利要求21所述的半导体功率器件，其特征在于，其中 所述的重掺杂体区域设置于一沟槽的底部，该沟槽由导体材料填充以形成 欧姆连接。
23、 如权利要求20所述的半导体功率器件，其特征在于，其中 所述的重掺杂体区域延伸到外延区域的顶部表面，以提供与覆盖导体层之 间的欧姆连接。
24、 如权利要求20所述的半导体功率器件，其特征在于，其中 所述的埋入连接区域形成位于所述重掺杂体区域下的手指型条纹结构。
25、 如权利要求20所述的半导体功率器件，其特征在于，其中 所述的埋入连接区域沿连接开口的位置分布。
全文摘要
本发明公开了一种设置于半导体衬底上的半导体功率器件，半导体衬底支持一外延层作为具有外延层的漂移区域。该半导体功率器件还包括一超结结构，包括设置于多个外延层中的数个掺杂侧壁柱。外延层具有多个开设的沟槽，并由多个具有掺杂柱的外延层填充，掺杂柱沿设置于多个外延层中的沟槽的侧壁设置。本发明的优点在于提供了一种新的优化的器件结构及制造方法，利用简单及方便的制造步骤从而在漂移区域中形成用于电荷平衡的掺杂柱。这就不需要回蚀刻或化学机械抛光，从而减少了制造步骤，该器件可以通过标准过程，使用标准的制造模块及设备方便地制造。
文档编号H01L21/336GK101471264SQ20081018893
公开日2009年7月1日 申请日期2008年12月25日 优先权日2007年12月28日
发明者弗兰茨娃·赫尔伯特 申请人:万国半导体股份有限公司