专利名称：介质隔离集成电路外延片及其制备方法
技术领域：
本发明主要涉及介质隔离外延片及其制备方法。属集成电路技术领域。
背景技术：
在双极性模拟、数字集成电路制造中， 一般采用单片式PN结隔离外延片方法来制
造。除输出衬底纵向PNP管外，其余PNP管只能做成横向PNP管，性能没有纵向PNP 管好。在可靠性要求更高，工作环境条件更为恶劣的场合，使用PN结隔离外延方法制
造的电路受到一定限制，而用介质隔离外延片制造的模拟集成电路性能要明显优于前者。 随着人类向深空探测发展，对电子产品抗辐射和耐高低温的要求越来越高。
SOI技术是国际上公认的"21世纪的硅基集成电路技术"，绝缘层上的硅(SOI)材料 是微电子领域一种非常有用的重要硅材料。可以实现集成电路中元器件的介质绝缘隔离。 而在双极性模拟集成电路中， 一般采用单片式PN结隔离外延片方法来制造。这种工艺 存在隔离性能随温度升高而变差，PNP管只能做成横向PNP管，性能没有纵向PNP管 好，存在寄生效应和抗辐射能力差的不足，影响了在一些特殊要求场合的应用。
发明内容
本发明的目的在于避免现有技术的不足之处而提供一种做了低阻隐埋层的N型/P型 介质隔离集成电路外延片。本发明介质隔离模拟集成电路外延片，可以实现集成电路中 元器件的介质绝缘隔离，可以克服上述不足，提高集成电路的高温性能和抗辐射能力， 可克服PN结隔离集成电路中的寄生效应。为提升集成电路可靠性，为制造更高性能的 集成电路创造了条件。
本发明的另一目的提供一种N型介质隔离集成电路外延片的制备方法。 本发明还有一 目的提供一种P型介质隔离集成电路外延片的制备方法。 本发明提出了应用绝缘体上的硅SOI材料及离子注入、氧化、外延、光刻、反应离 子刻蚀、化学气相沉积CVD等技术来制备介质隔离双极型集成电路外延片的方法。
4本发明的目的可以通过采用以下技术方案来实现 一种N型/P型介质隔离集成电路
外延片，包括有衬底材料N型/P型单晶硅(1)，其上设有夹心氧化层(2)，其主要特点 在于还包括有N型/P型硅外延层(6)，在硅外延层(6)内设有隐埋层(3);其硅外延 层(6)由二氧化硅(5)、多晶硅(4)和夹心氧化层(2)分隔为互相绝缘的隔离方块。
所述的N型/P型介质隔离集成电路外延片，所述的N型/P型硅外延层(6)的厚度 为5—16Mm;隐埋层(3)方块电阻N型为M5Q/口， P型为8—20Q/口。 口表示单 位面积下掺杂结深的体电阻。
所述的N型介质隔离集成电路外延片的制备方法，其主要特点在于制备的步骤为
(1) 绝缘体上的硅SOI硅片制备在N型0 5~6 Q cm抛光单晶硅片表面注入氧离 子，经高温退火，温度为25—1250°C，形成夹心氧化层，深度为2—4Wn;注入时衬底温 度为400—700。C，注入能量为150~200kev，剂量为1017—1018/cm2;
(2) 低阻隐埋层制备在上述步骤(1) SOI硅片的表面先进行氧化，然后进行光 刻，再进行局部砷高浓度8xlO'9—l(T/cm3离子注入，经高温退火，温度为25_1200 。C，方块电阻控制在6—15Q/口，结深控制在2 . 0~3 . OWn;形成N+隐埋层，注入工 艺衬底温度为400~700°C，注入能量为100"150kev,剂量为1015—1016/cm2;
(3) 外延将步骤(2)硅片表面氧化层去除后进行N型外延，电阻率控制在O . 5 "6Qcm，外延层厚度为10"20Mm;外延温度为1140~1180°C;其外延的化学反应式为
SiHCl3+H2=Si+3HCl PH3=P+ H2
(4) 刻槽先进行氧化，然后光刻，再进行反应离子刻蚀，在步骤(3)硅片的表 面垂直刻槽， 一直刻到夹心氧化层为止；槽宽为2—5Mm;
(5) 二氧化硅、多晶硅生长禾拥化学气相沉积CVD工艺在刻好槽的在步骤(4) 硅片表面和槽内先后生长二氧化硅、多晶硅，温度为550"75(TC;
(6) 抛光将步骤(5)中硅片表面生长的二氧化硅、多晶硅抛掉，余下外延层厚 度在5—16Mm;完成介质隔离N型外延片制作。
所述的N型介质隔离集成电路外延片的制备方法，其制备的步骤(2)还包括有形 成N+隐埋层后，再进行局部硼高浓度2—8Xl(T/cm3离子注入，经高温退火，温度为25 一1250'C，方块电阻控制在8—20Q/口，结深控制在2 . 0~3 . OMm;形成P+隐埋层， 注入工艺衬底温度为400~700°C，注入能量为100—150kev,剂量为1015—1016/cm2。
所述的P型介质隔离集成电路外延片的制备方法，其制备的步骤为(1) 绝缘体上的硅SOI硅片制备在P型0 . 5 Q cm抛光单晶硅片表面注入氧 离子，经高温退火，温度为25—120(TC，形成夹心氧化层，深度为2—4Mm;注入时衬底 温度为400~700°C，注入能量为150~200kev，剂量为10"—1018/(^、
(2) 低阻隐埋层制备在上述(1)步骤SOI硅片的表面先进行氧化、然后进行光 刻，再进行局部硼高浓度2—5Xl(T/cm3离子注入，经高温退火，温度为25—1200°C， 方块电阻控制在8—20Q/口，结深控制在2 . 0~3 . 0Mm;形成P+隐埋层，注入工艺为 衬底温度为400"700。C，注入能量为100~150kev，剂量为1015—1016cm2;
(3)外延将步骤(2)硅片表面氧化层去除后进行P型外延，电阻率控制在0 .5Q^8Qcm，外延层厚度为10~20Mm;外延温度为1140~1160°C;其外延的化学 反应式为 SiHCl3+H2=Si+3HCl B2He二B+H2
(4) 刻槽:先进行氧化、然后进行光刻，再进行反应离子刻蚀，在步骤(3)硅片 的表面垂直刻槽， 一直刻到夹心氧化层为止；槽宽为3—5Mffl;
(5) 二氧化硅、多晶硅生长利用化学气相沉积CVD工艺在刻好槽的步骤(4)硅 片表面和槽内先后生长二氧化硅、多晶硅，温度为550"75(TC;
(6) 抛光将步骤(5)中硅片表面生长的二氧化硅、多晶硅抛掉，余下外延层厚
度在5—16Mffl;完成介质隔离P型外延片制作。
所述的N型介质隔离集成电路外延片的制备方法，制备的步骤还包括有在最后的抛
光步骤后是集成电路的器件制作。
所述的p型介质隔离集成电路外延片的制备方法，制备的步骤还包括有在最后的抛 光步骤后是集成电路的器件制作。
所述的N型/P型介质隔离集成电路外延片的制备方法，其特征在于制备的步骤还包 括有在最后的抛光步骤后是集成电路的器件制作。其中，N型介质隔离集成电路外延片 可以单独实现集成电路的器件制作，即所谓单片式集成电路。N型介质隔离集成电路外 延片和P型介质隔离集成电路外延片合起来也可以实现集成电路的器件制作，即所谓双 片式集成电路。P型介质隔离集成电路外延片不能单独实现集成电路的器件制作。
本方法是在原有介质隔离方法的基础上发展起来的。其设计思路是利用氧离子注
入技术(SOI)和氧化、光刻、离子注入、外延、反应离子刻蚀等技术制作介质隔离外 延片，其中，本发明N型介质隔离集成电路外延片可以单独实现集成电路的器件制作。本发明N型介质隔离集成电路外延片和P型介质隔离集成电路外延片可以合起来做成双 片式集成电路。这种外延片可以用大圆片来制造。采用这种方法制造的外延片由于高温 处理时间短，在过去介质隔离中无法采用的技术，如隐埋层制作，这里完全可以实现。 而且，克服了 PN结隔离集成电路中的寄生效应，隔离特性不受温度的影响。为制造高 性能介质隔离集成电路创造了条件。可满足我国航空航天等尖端技术对高性能集成电路 的要求。
本发明的有益 媒是灵活，这几种技术，可以制作不同要求的,电路。由于大大 缩短了高温时间，晶体结构更錢，隔离性會謝，工艺控制更M，可制作高性會级特殊要
求的电路。例如，用两片式工艺，可将单片式PN结隔离电路中的横向PNP管做成纵向PNP 管，可明显提高电路性倉瞎。由于是介质隔离，可克服PN结隔离誠顿各中的寄^^应，电 路的耐高温性能和繊射性能有明显提高。扩大了顿范围。
图l、为本发明的注入氧SOI N型介质隔离外延片剖面示意图中1、 n型单晶硅2、 二氧化硅3、 N+隐埋层4、多晶硅5 外延单晶硅。
图2、为本发明的SOI N型介质隔离外延片制作流程示意图； 图3、为本发明的SOI P型介质隔离外延片剖面示意图； 图中1、 p型单晶硅2、 二氧化硅3、 N+隐埋层4、多晶硅5 外延单晶硅
图4、为本发明的SOI P型介质隔离外延片制作流程示意图。
具体实施例方式
以下结合附图所示之最佳实施例作进一步详述
实施例l，见图l， 一种N型介质隔离集成电路外延片，包括有衬底材料N型单晶硅 1，其上设有夹心氧化层2，还包括有N型硅外延层6，在硅外延层6内设有隐埋层3; 其硅外延层6由二氧化硅5、多晶硅4和夹心氧化层2分隔为互相绝缘的隔离方块。所 述的N型硅外延层6的厚度为0 . 5—16卿隐埋层3方块电阻N型为10—15 Q/口， P 型为8—20Q/口。
应用例l:单片式集成电路，压力传感器或带集成电路的传感器的硅片。单独用N
、二氧化硅6、 n型
、二氧化硅6、 p型型介质隔离集成电路外延片可实现集成电路的器件制作。其工艺与常规PN结隔离外延 后的集成电路制造工艺相同，但PNP管只能做成横向PNP管。
实施例2，见图2， N型介质隔离集成电路外延片的制备方法，制备的步骤为 (1 )绝缘体上的硅SOI硅片制备:在N型2—4 Q cm抛光单晶硅片表面注入氧离子， 经高温退火，温度为25—1200°C，形成夹心氧化层，深度为2—4Mm;注入时衬底温 度为400--700°C,注入能量为150—200kev,剂量为1017—1018/cm2;
(2)低阻隐埋层制备在上述步骤(1) SOI硅片的表面先进行氧化，然后进行光 亥U，再进行局部砷高浓度8x1019—1(T/cm3离子注入，经高温退火，温度为25—1200 °C，方块电阻控制在10"15Q/口，结深控制在2 . 5—3 . OPm;形成N+隐埋层，注 入工艺衬底温度为400~700°C，注入能量为100—150kev，剂量为1015—1016/cm2;
(3) 外延将步骤(2)硅片表面氧化层去除后进行N型外延，电阻率控制在2 一4Qcm，外延层厚度为12—14Mm;外延温度为1140—116CTC;
(4) 刻槽先进行氧化，然后光刻，再进行反应离子刻蚀，在步骤(3)硅片的 表面垂直刻槽， 一直刻到夹心氧化层为止；槽宽为3—5Mm;
(5) 二氧化硅、多晶硅生长利用化学气相沉积CVD工艺在刻好槽的在步骤(4) 硅片表面和槽内先后生长二氧化硅、多晶硅，温度为60(H-70(TC;
(6) 抛光将步骤(5)中硅片表面生长的二氧化硅、多晶硅抛掉，余下外延层 厚度在10~12刚；完成介质隔离N型外延片制作。
(7) 在最后的抛光步骤后是集成电路的器件制作。
实施例3， N型介质隔离集成电路外延片的制备方法，其制备的步骤(2)还包括有 形成N+隐埋层后，再进行局部硼高浓度2—5X10'ycm3离子注入，经高温退火，温度为 25—120(TC，方块电阻控制在8—20Q/口，结深控制在2 . 0~3 . OMm;形成P+隐埋层， 注入工艺衬底温度为400"700°C，注入能量为100~150kev，剂量为1(f一l(f/cm2。其 余步骤与实施例l相同。
实施例4，见图3， 一种P型介质隔离集成电路外延片，包括有P型衬底材料1，其 上设有夹心氧化层2，还包括有P型硅外延层6，在硅外延层6内设有隐埋层3;其硅外 延层6由二氧化硅5、多晶硅4和夹心氧化层2分隔为互相绝缘的隔离方块。所述的P 型外延层6的厚度为5—20Mm;隐埋层3方块电阻P型为8—20 Q/口。
应用例2:用实施例1与实施例3相结合制作双片式介质隔离集成电路外延片，在N 型单晶硅外延片上做集成电路中的纵向NPN晶体管。把PN结隔离集成电路中制造中的横
8向PNP晶体管,在P型介质隔离集成电路外延片全部做成纵向PNP晶体管。芯片做完后把 两种芯片同时粘到管基上，两个芯片间进行内连线压焊。这种方法的好处是PNP管全部 可以做成纵向PNP管，由于纵向PNP管性能明显好于横向PNP晶体管,没有PN结隔离中 寄生效应，隔离性能好，整体电路性能更好。适当提高两种外延片的电阻率和外延层电 阻率，可以做成高压集成电路运算放大器集成电路。
实施例5，见图4， P型介质隔离集成电路外延片的帝恪方法，制备的步骤为 (1)绝缘体上的硅SOI硅片制备在P型0 . 5_8 Q cm抛光单晶硅片表面注入氧 离子，经高温退火，温度为25—1200°C，形成夹心氧化层，深度为2—4Mm;注入时 衬底温度为400~700°C，注入能量为150~200kev,剂量为1017—1018/cm2;
(2) 低阻隐埋层制备在上述(1)步骤SOI硅片的表面先进行氧化、然后进行光 亥ij，再进行局部硼高浓度2—5Xl(T/cm3离子注入，经高温退火，温度为25—1200 °C，方块电阻控制在8—20Q/口，结深控制在2.0"3.0Mm;形成P+隐埋层，注入 工艺为衬底温度为400"700。C，注入能量为100~150kev,剂量为1015—1016cm2;
(3) 外延将步骤(2)硅片表面氧化层去除后进行P型外延，电阻率控制在O . 5 一8Qcm，外延层厚度为10"20Mm;外延温度为1140~1160°C;
(4) 刻槽先进行氧化、然后进行光刻，再进行反应离子刻蚀，在步骤(3)硅片 的表面垂直刻槽， 一直刻到夹心氧化层为止；槽宽为3—5Mffl;
(5) 二氧化硅、多晶硅生长利用化学气相沉积CVD工艺在刻好槽的步骤(4)硅 片表面和槽内先后生长二氧化硅、多晶硅，温度为550—750'C;
(6) 抛光将步骤(5)中硅片表面生长的二氧化硅、多晶硅抛掉，余下外延层厚 度在5—16Mffl;完成介质隔离P型外延片制作。
(7) 在最后的抛光步骤后是集成电路的器件制作。
权利要求
1. 一种N型/P型介质隔离集成电路外延片，包括有衬底材料N型/P型单晶硅(1)，其上设有夹心氧化层(2)，其特征在于还包括有N型/P型硅外延层(6)，在硅外延层(6)内设有隐埋层(3)；其硅外延层(6)由二氧化硅(5)、多晶硅(4)和夹心氧化层(2)分隔为互相绝缘的隔离方块。
2. 如权利要求1所述的N型/P型介质隔离集成电路外延片，其特征在于所述的N型/P 型硅外延层(6)的厚度为5—16Mm;隐埋层(3)方块电阻N型为6—15Q/口， P 型为8—20Q/口。
3. 如权利要求1或2所述的N型介质隔离集成电路外延片的制备方法，其特征在于制 备的步骤为(1) 绝缘体上的硅SOI硅片制备在N型0 . 5~6 Q cm抛光单晶硅片表面注入氧 离子，经高温退火，温度为25—1250°C，形成夹心氧化层，深度为2—4Mni;注入时 衬底温度为400~700°C，注入能量为150~200kev,剂量为1017—1018/cm2;(2) 低阻隐埋层制备在上述步骤(1) SOI硅片的表面先进行氧化，然后进行光 亥lj，再进行局部砷高浓度8xl(f—l(f/cm3离子注入，经高温退火，温度为25—1200 。C，方块电阻控制在F15Q/口，结深控制在2 . 0~3 . 0Mm;形成N+隐埋层，注入 工艺衬底温度为400~700°C，注入能量为100"150kev，剂量为1015—10ie/cm2;(3) 外延将步骤(2)硅片表面氧化层去除后进行N型外延，电阻率控制在0 .5"6Qcm，外延层厚度为10~20Mffl;外延温度为1140~1180°C;(4) 刻槽先进行氧化，然后光刻，再进行反应离子刻蚀，在步骤(3)硅片的 表面垂直刻槽， 一直刻到夹心氧化层为止；槽宽为2—5m;(5) 二氧化硅、多晶硅生长利用化学气相沉积CVD工艺在刻好槽的在步骤(4) 硅片表面和槽内先后生长二氧化硅、多晶硅，温度为550"750'C;(6) 抛光将步骤(5)中硅片表面生长的二氧化硅、多晶硅抛掉，余下外延层 厚度在5—16Mm;完成介质隔离N型外延片制作。
4. 如权利要求3所述的N型介质隔离集成电路外延片的制备方法，其特征在于制备的步骤(2)还包括有形成N+隐埋层后，再进行局部硼高浓度2_-8Xl(f/cm3离子注 入，经高温退火，温度为25—125(TC，方块电阻控制在8—20Q/口，结深控制在、2 . 0~3 . 0Mm;形成P+隐埋层，注入工艺衬底温度为400~700°C，注入能量为100 一150kev，剂量为1015—1016/cm2。
5. 如权利要求1或2所述的P型介质隔离集成电路外延片的制备方法，其特征在于制 备的步骤为(1)绝缘体上的硅S0I硅片制备在P型0 5 QQ cm抛光单晶硅片表面注入 氧离子，经高温退火，温度为25—120(TC，形成夹心氧化层，深度为2—4Wn;注入 时衬底温度为400~700°C，注入能量为150~200kev，剂量为1017—1018/cm2;(2) 低阻隐埋层制备在上述(1)步骤S0I硅片的表面先进行氧化、然后进行光 亥U，再进行局部硼高浓度2—5Xl(f/cm3离子注入，经高温退火，温度为25—1200 °C，方块电阻控制在8—20Q/口，结深控制在2.0"3.0Mm;形成P+隐埋层，注入 工艺为衬底温度为400"70(TC，注入能量为100"150kev，剂量为1015—1016cm2;(3) 外延将步骤(2)硅片表面氧化层去除后进行P型外延，电阻率控制在0 . 5 Q~~8Qcm，外延层厚度为10~20Mm;外延温度为1140—1160°C;(4) 刻槽先进行氧化、然后进行光刻，再进行反应离子刻蚀，在步骤(3)硅片 的表面垂直刻槽， 一直刻到夹心氧化层为止；槽宽为3—5Mm;(5) 二氧化硅、多晶硅生长利用化学气相沉积CVD工艺在刻好槽的步骤(4)硅 片表面和槽内先后生长二氧化硅、多晶硅，温度为550"75(TC;(6) 抛光将步骤(5)中硅片表面生长的二氧化硅、多晶硅抛掉，余下外延层厚 度在5—16m;完成介质隔离P型外延片制作。
6. 如权利要求3或4所述的N型介质隔离集成电路外延片的制备方法，其特征在于制 备的步骤还包括有在最后的抛光步骤后是集成电路的器件制作。
7. 如权利要求5所述的P型介质隔离集成电路外延片的制备方法，其特征在于制备的 步骤还包括有在最后的抛光步骤后是集成电路的器件制作。
全文摘要
本发明主要涉及介质隔离外延片及其制备方法。一种N型/P型介质隔离集成电路外延片，包括有衬底材料N型/P型单晶硅(1)，其上设有夹心氧化层(2)，其主要特点在于还包括有N型/P型硅外延层(6)，在硅外延层(6)内设有隐埋层(3)；其硅外延层(6)由二氧化硅(5)、多晶硅(4)和夹心氧化层(2)分隔为互相绝缘的隔离方块。本发明还公开了N型/P型介质隔离集成电路外延片的制备方法，包括有绝缘体上的硅SOI硅片制备，低阻隐埋层制备，外延，刻槽，二氧化硅、多晶硅生长，抛光。由于在制备中大大缩短了高温时间，晶体结构更完整，工艺控制更准确，可制作高性能及特殊要求的电路。
文档编号H01L27/12GK101425522SQ20081023203
公开日2009年5月6日 申请日期2008年10月13日 优先权日2008年10月13日
发明者周鸣新 申请人:天水华天微电子股份有限公司