电荷库结构的制作方法

专利名称：电荷库结构的制作方法
技术领域：
本发明涉及绝缘体上半导体型结构的制造方法，所述制造方法用于 将数据存储在该结构中。
背景技术：
闪存的制造基于在沟道与栅极之间具有植入栅氧中的浮动栅极的
MOS (金属氧化物半导体)器件的使用。通过在浮动栅极中俘获电子来 存储数据，浮动栅极起到存储器元件的作用。
存储器的原理包括根据所存储的数据修改晶体管的电流-电压特性。
数据存储包括将电荷储存在浮动栅极中，或者如果适用，储存在节 点中。这些电荷引起如图1中箭头所表示的电流-电压曲线的平移。通过 观察读出电压处的电流水平可读出这些数据。在图1的实例中，在状态0 (对应于放电的栅极)时，无电流流动，在状态l (对应于充电的栅极) 时，电流可以流动。
节点和其它离散型存储器件的主要优点在于以下事实，即，如果栅 氧出现局部错误，则所引发的泄露仅使单一节点放电，而不同于连续栅 极的情况，使整个浮动栅极放电。
事实上，在近十年来，为克服元件小型化所带来的问题，己经开发 出了在浮动栅极中包含离散型存储器件并且不包含传统的连续型存储器 件的新型存储器器件。因此，可以发现使用例如氮化物、所谓的"高k" (即，高介电常数)材料或半导体纳米晶体等材料的离散型俘获存储器。
半导体纳米晶体(也称作节点或点)存储器由于具备高集成密度、 低能耗和低制造成本的优点，因此在尺寸小型化方面非常有前途。有鉴 于此，发现了使用硅或锗纳米晶体的闪存。在这一方面，例如可以参考 Kan 等的文章 "Nanocrystalline Ge Flash Memories: Electrical
5Characterization and Trap Engineering" (Advanced Materials for Micro and N謹systems， 2005年1月)。
这些节点存储器的原理基于纳米晶体与反型层之间通过薄隧道电介 质的电荷交换。在各节点上进行充、放电子和由此带来的充、放数据。
现在，可釆用各种技术在衬底中形成纳米晶体，例如气溶胶技术， 或利用PECVD (等离子体增强化学气相沉积)，或利用注入。
美国专利申请US 2002/0017657因此描述了通过注入和热处理形成 节点。在该申请中，于氧化层中形成纳米晶体，所述氧化层随后被用作 用于固定存储器制造的栅氧。
然而，如该文献中所述的节点的形成局限于硅衬底，并且无法应用 于诸如SeOI (绝缘体上半导体)型衬底等多层衬底。
事实上，在绝缘层上方，衬底表面上存在半导体层会使注入步骤难 以执行。实际上，必须施加高注入能量，这将引起特别是注入区域精度 的损失和半导体膜损伤的产生。
另外，半导体层的存在将不能进行例如该文献中所述的热处理。事 实上，所采用的热处理是氧化处理，并且存在的氧不与植入的绝缘体层 反应，但在表面上与半导体层反应。
美国专利申请US 2004/0108537提供了下述结构的形成，所述结构 包括基础衬底、电荷俘获区和半导体层，其中，可制造诸如晶体管等电 子元件。俘获区包括一个以上绝缘体层，其中混入有形成俘获中心的原 子物种或纳米晶体。然而，所述俘获区必须具有足够的厚度以使存储器 正常工作。事实上，形成具有令人满意的均一性和令人满意的质量的非 常薄的区域是很困难的。然而，俘获区越厚，要施加的电压则越高。
因此，本发明的一个目的是使得能够在绝缘体上半导体(SeOI)型衬底 中进行数据存储，从而能够使用比现有技术更低的电压。

发明内容
本发明的第一目的涉及绝缘体上半导体型结构的制造方法，所述结 构包括供体衬底的半导体层、绝缘体层和受体衬底，所述方法包括将供体衬底键合在受体衬底上，这些衬底中的至少一个被覆有绝缘体层，所 述方法包括在键合界面形成所谓的俘获界面，所述俘获界面包含适于保 持电荷载流子的电活性陷阱。
此处的术语"俘获界面"是指以下情况，即，陷阱位于所述结构的 给定深度Z处且位于属于所述结构的两个层之间，其不同于显示一定厚 度的"层"。该术语表明，在界面任何一侧，两个层都直接接触，并且不 为连续表面所分隔。如图2所示，Z轴垂直于各层表面，其原点位于半导 体层的自由表面，并指向深度增加的方向。
根据本发明的第一实施方式，俘获界面形成于被覆这些衬底中的一 个的绝缘体层与另一衬底之间的界面处。
根据本发明的另一实施方式，这些衬底中的一个被覆有第一介电层， 另一衬底被覆有第二介电层，使得通过键合这两个介电层，在这两个层 的界面处形成俘获界面，来获得绝缘体层。
特别有利的是，被称作"隧道电介质"的第一介电层的厚度为1.5 nm 25 nm，被称作"控制电介质"的第二介电层的厚度为4 nm 50 nm。
根据本发明的其它特征，可以单独采用或组合釆用以下内容
-所述方法包括，在键合之前，在位于界面处的那些层中至少一个 的表面上形成电活性缺陷；
-通过等离子体处理获得所述缺陷的形成，所述等离子体处理优选
施加于控制介电层上；所述等离子体包括氧、氩、氮、氯或氟；
-根据本发明的一个替代实施方式，通过适于在位于界面处的那些 层中至少一个的表面上沉积杂质的处理获得所述缺陷；
-所述处理为在含有所述杂质的环境中的热处理；所述杂质优选锗 原子；
-所述处理为旋涂含有所述杂质的溶液；所述杂质为锗、选自第m、
IV或V族元素的掺杂物、选自K+、 Na+、 F、 Cl—的离子或选自铁和铝的 金属；
-所述键合是通过分子附着的键合；
-在键合之前，通过等离子体活化位于界面处的那些层中的至少一-所述方法包括，在键合之前，于供体衬底中形成脆化带以界定半 导体层，以及在键合之后，沿所述脆化带剥离以将半导体层转移到受体
衬底；
-受体衬底被覆有控制介电层，并在键合之前，在位于所述控制介 电层下方的受体衬底中注入浓度大于1017 cm's的掺杂物，以在控制介电 层下方形成导电性掺杂层。
本发明的另一目的涉及一种绝缘体上半导体型结构，所述结构包括 供体衬底的半导体层、绝缘体层和受体衬底，所述结构包括位于绝缘体 层中或位于绝缘体层与这些衬底中的一个之间的界面处的所谓的俘获界 面，所述俘获界面包含适于保持电荷载流子的电活性陷阱。
特别有利的是，绝缘体层包括第一介电层和第二介电层，俘获界面 位于这两个介电层之间的界面处。
优选的是，被称作"隧道电介质"的第一介电层的厚度为1.5 nm 25nm，被称作"控制电介质"的第二介电层的厚度为4 nm 50 nm。
根据一个具体实施方式
，受体衬底被覆有控制介电层，所述衬底是
复合衬底，其包括位于控制介电层下方的基础衬底、氧化层和导电层或 半导体层。
第一和第二介电层优选为选自Si02、 SiO2.xNx(0<xS 1)、诸如二氧 化铪或氧化钇、锶钛二氧化物、氧化铝、二氧化锆、五氧化二钽、二氧 化钛以及它们的氮化物和硅化物等高k型电介质的材料。
有利的是，俘获界面包含杂质，所述杂质选自氮、锗、选自第III、 IV或V族元素的掺杂物、选自K+、 Na+、 F—、 Cl—的离子或选自铁和铝的 金属，所述杂质浓度为1013原子/(^2 1015原子/0112。


参照加注的附图，本发明的其它特点、目的和优点在下面的详细说 明中将得到体现，附图中
-图1说明的是根据栅极的充电或放电状态的电流-电压曲线，-图2A说明的是本发明的SeOI型结构，
-图2B说明的是该结构的替代实施方式，
-图3A 图3E表示本发明的第一实施方式的方法的步骤，
-图4A 图4E表示本发明的第二实施方式的方法的步骤，
-图5说明的是本发明的特定实施方式的衬底。
具体实施例方式
通常，本发明可以制造包括两个衬底和植入的绝缘体层的SeOI型结 构，其中，所谓的俘获界面含有适于保持电荷载流子的电活性陷阱。俘 获界面位于绝缘体层的内侧(如图2A中所示，下文将进行详细描述)或 者位于一个衬底与绝缘层之间的界面处(如图2B中所示)。
在键合过程中通过俘获存在于界面上的电活性缺陷来获得陷阱。 这些缺陷优选在键合之前通过对两个衬底中的一个衬底的表面掺杂 来获得。
掺杂包括在一个衬底的表面上集中混杂物或杂质，在将衬底接触放 置后它们将形成陷阱。
术语"杂质"是指其所位于的层上的任何外来元素。在本发明范围 内，杂质是电活性的或显示悬挂键或在电介质中局部产生悬挂键，从而 使陷阱适于捕获和保持电荷载流子。术语"电荷载流子"是指电子或空 穴。
当应用存储器时，俘获在绝缘体层上进行。
俘获通常包括将电荷定域在结构的给定点上，使其不再发生物理移 动，因而该电荷不再能够参与导电。通过供给能量，电荷可以得到释放。 电荷通过直接隧道效应、间接隧道效应到达陷阱，或者如果适用，通过 热载流子到达陷阱，并通过直接或间接隧道效应得到释放。
使用本发明制造SeOI型，更具体而言，UTBOX (超薄隐埋氧化物)
型结构，其中植入的绝缘体包括含有电活性陷阱的俘获界面。
这种结构如图2A中所示。所述结构包括受体衬底20、由两个介电 层40和50形成的绝缘体层60和来自供体衬底的薄层11，俘获界面30位于层60内部，且位于两个介电层40与50之间的界面上。
对于存储器应用而言，实际上，为使用合理的电压促进隧道效应， 优选形成具有5 nm 50nm的薄植入介电层的结构。
陷阱是存在于键合界面上的电活性缺陷，并起到通常存在于固定存 储器中的节点的作用。
通常，所提出的方法包括以下步骤
-在两个衬底中的一个衬底上形成所谓的"隧道"电介质
-在另一衬底上形成所谓的"控制"电介质
-处理两个电介质中的至少一个电介质的表面，以在键合后产生形 成陷阱或电荷库的电活性缺陷
-经隧道电介质和控制电介质使两个衬底接触，以通过分子附着进 行键合。
术语"电介质"是指电导率几乎为零的材料。术语"隧道电介质" 是指非常薄的电介质；所谓的"控制"电介质较厚。电介质厚度之比必 须足以使得通过在结构端部施加电压而使电荷穿过隧道电介质，而所述 电荷却不能穿过控制电介质。为此，可以使用足够薄的隧道电介质，例 如2mn左右的隧道电介质，以使能够通过直接隧道效应使其被穿过，或 者使用较厚的电介质和较高的电压，以使电荷通过间接隧道效应(或 Fowler-Nordheim效应)将其穿过。在后一种情况下，控制电介质应该实 质上比隧道电介质厚一一通常，厚度差应该约为3倍以上。
衬底可以由任何类型的半导体材料构成，例如硅、锗、III-V (GaAs、 InP等)化合物或这些材料的合金。
两个衬底可以是不同的类型。
任一衬底也可以是诸如SeOI等复合结构在此情况下，其至少部分 由导电性和/或绝缘性材料构成。
通常，结构的与隧道电介质接触的层优选为半导体。 类似的是，结构的与控制电介质接触的层优选为半导体或导体(金 属或高度掺杂的半导体)。以此方式，可以在控制介电层下方注入高掺杂 物剂量。在此方面，可以参考下面将描述的实施例3和图5。
10下面将描述所述方法的各个步骤。 隧道电介质的形成
隧道电介质材料选自以下材料Si02、 Si〇2_xNx (0 < X S 1)、高k型
电介质，如二氧化铪(Hf02)或氧化钇、锶钛二氧化物、氧化铝、二氧化锆、
五氧化二钜、二氧化钛以及它们的氮化物和硅化物。
通常，可以使用本领域技术人员已知的用于获得具有与CMOS元件 栅极电介质相当的品质的电介质的任何技术。预期的品质是栅氧的厚度 与逻辑应用专用的晶体管的厚度相似。可利用ITRS ("国际半导体技术 蓝图")所发布的蓝图，其为本领域技术人员所熟知，其用于限定所需的 物理特性和电特性，这些特性将直接取决于该层的厚度。
还需要注意，所用的介电层(隧道或控制)可以是由两种不同类型 的层之间的反应获得的"复合"结构。例如，若需在Si上沉积Hf02层， 则不是在硅表面上直接进行沉积，而是在SiOy (1 <y S2)型氧化表面上， 随后沉积Hf02。另外，无论存在的层的类型，施加于其结构上的后续处 理都可产生下述界面，所述界面不再纯净，而在物种之间存在梯度。
这样，对于沉积的电介质而言，可以使用本领域技术人员所熟知的 任何界面钝化技术。
具体而言，可以考虑使用干式热氧化、CVD (化学气相沉积)或ALD (原子层沉积)，或者旨在使几个层相互作用的这些技术或热处理的组
以此方式形成的电介质的厚度为1.5nm 25nm。 控制电介质的形成
控制电介质材料选自以下材料Si02、 SiO2-xNx(0<xS 1)、高k型 电介质，如二氧化铪或氧化钇、锶钛二氧化物、氧化铝、二氧化锆、五 氧化二钽、二氧化钛以及它们的氮化物和硅化物。
可以釆用热氧化，所述热氧化可以例如在衬底由硅制成时形成氧化 硅层。也可以考虑上述沉积技术(CVD、 ALD)及湿式热氧化。
控制电介质的厚度为4 nm 50 nm。
根据本发明的替代实施方式，如图2B所示，可以仅在一个衬底(通常是由其获得薄层11的供体衬底)的表面上形成绝缘层60，以在绝缘体
层60与其上键合有绝缘体层60的受体衬底20之间的界面处形成俘获界 面30。在此情况下，不再需要在"隧道"与"控制"电介质之间作出区 分。以下步骤适用于此情况。然后在受体衬底20的表面上和/或绝缘体层 60的表面上应用所述处理方法。在此情况下，处理优选在绝缘层的表面 上进行。
缺陷的形成
通常，产生电活性缺陷，例如其为能够俘获并在一定程度上保持电
荷载流子(电子或空穴)的原子。
可使用各种方法在任一电介质的表面上形成这种类型的缺陷。 根据第一种技术，通过优选在控制电介质上施用等离子体形成表面缺陷。
等离子体可以在等离子体所施用到的材料中混入原子物种。如在低 能注入以及如果适用则另外伴有等离子体成分与材料之间的化学反应的 情况下，进行混入。.
作为进行离子轰击的材料，其结构可在非常低的厚度上(在此处所 述的条件下通常为3nm 6nm)被破坏或改变。通过在足够的温度进行 热处理，产生的缺陷通常随后可以得到恢复。此热处理可导致混入的原 子物种的扩散，并将厚度非常低的被破坏或改变的材料转变为缺陷的界 面。
等离子体处理优选应用于控制电介质，因为，如果应用于非常薄的 隧道电介质，等离子体处理容易改变其厚度，为不影响其特性应避免这一点。
为了这一目的，可使用各种类型的等离子体，例如氧、氩、氮等离 子体，甚或使用氯、氟。可根据所需的缺陷尺寸，也根据所使用的等离 子体的种类来修改等离子体功率、压力和暴露时间。
然而，在某些情况下，等离子体仅仅可以用作缺陷产生技术。实际 上，如果在制造方法结束时等离子体的所有缺陷已经消除，则表明没有 产生任何缺陷。通常，使用02或Ar等离子体活化Si02或Si层，然后在95(TC的温度下退火(可能是键合强化退火)，这样将不会在绝缘体层中 留下任何电活性缺陷。
最有效的缺陷产生可以通过使用含有下述元素的等离子体获得，在 所述等离子体中，所述元素的存在会产生缺陷并在电介质中进行较低的 扩散，所述元素例如为氮。
以此方式，氮等离子体将氧化物的表面转化为电活性的氧氮化物表 面层。热处理之后，可将该表面层认作缺陷的界面或表面。
产生缺陷的另一手段是对处理层的表面掺杂。以此方式，通过在含 有特定水平的杂质的炉中进行热处理来产生表面缺陷。
另一技术包括通过旋涂法对电介质表面掺杂。该方法的原理是利用 离心力将少量杂质分散在衬底上。选定的杂质是可以放入溶液中的元素， 例如锗或掺杂物，但也可以是离子或金属。掺杂物包括常用的半导体掺
杂物，艮卩，B、 As、 P、 Sb、 In、 Ga和通常的元素周期表中的第III、 IV 和V族元素。离子可选自K+、 Na+、 F或Cr。金属将选自铝和铁。优先 选择易于在键合界面处分离或在电介质中具有低扩散系数的元素。
在表面掺杂或旋涂这两种情况中，可以实现相当于单原子层部分的 掺杂厚度，即， 一些原子物种被设置在表面上方，而没有在表面上形成 连续的层。
旋涂可包括以下连续步骤
-在电介质上放置溶液形式的杂质，
-通过旋转使杂质分布在电介质的整个表面上，
-为除掉多余的杂质提高旋转速度，
-为确立杂质厚度以恒定速度旋转，
-旋转指定时间，以使溶剂蒸发。
键合之前的表面活化
由于介电层非常薄，因此优选在将表面接触放置之前先对表面进行 活化。特别有利的是，使用等离子体活化。实际上，薄电介质适用于此 情况，并且需要保持低热处理，以防止任何杂质的扩散。结果，即使未 将等离子体用于产生缺陷，也可以将其用于促进键合。因此，可以将等
13离子体活化与上述任何掺杂技术组合在一起。
为此目的，可以使用任何能够实现键合的等离子体，例如氧、氮、 氩、氦等离子体或者它们的组合。对于直接隧道而言，优选活化控制电
介质，以便不改变隧道电介质的厚度。对于间接或Fowler-Nordheim隧道 而言，由于其电介质较厚，因此可以活化这些电介质中的一个或两个。 晶片键合和载流子陷阱的产生
出于通过分子附着来键合的目的，将衬底接触放置。为此，在键合 之前先进行表面准备以此方式，进行适宜的清洁、刷擦和清洗操作， 从而获得满意的衬底表面状况。
通过将两个衬底沿沿包含电活性缺陷的界面接触放置，将所述缺陷 封在两个衬底之间，形成含有电活性陷阱的俘获界面。
只有部分杂质可以形成陷阱，但是取决于杂质的种类，杂质的一个 原子可以产生多于一个的陷阱。
由此在界面处形成的陷阱的浓度为10'2 cm—2 1015 cm—2。
缺陷在键合界面上的存在使得俘获或释放这些电荷载流子成为可 能，由此产生了记忆效应。实际上，孤立的缺陷可以在绝缘体禁带中产 生独一无二的状态。从物理方面来看，该状态可能起因于悬挂键或者下 述原子，所述原子在能量上极大地获益于重获其它电子(电子陷阱)或 者反之的提供电子(空穴陷阱)。
陷阱位于键合界面处而不是在一定厚度的层中，这一事实使得可以 使用比现有技术更低的电压。
此外，当陷阱位于两个介电层之间的界面处时，为对其充电或放电 需要施加电压。
于是，这些陷阱与位于介电层与半导体材料之间的界面处的陷阱相 比，被认为较"慢"。在后一种情况中，"快"陷阱在器件正常使用期间 充电和放电，并且通常不能在长至足以实现记忆功能的时间内保持电荷。
在两个介电层之间形成俘获界面而非现有技术中的电荷俘获层的另 一优点在于，陷阱全部位于结构的同一深度处。因此，当基于此结构形 成器件时，陷阱全部位于距沟道层或控制电极相同距离的位置，由此可以更好地通过栅极来控制陷阱。这导致所需电压的变化性较低，并导致 充电和放电状态之间可以更急剧地转换。
可选的是，可使用其它热处理来增强键合界面。
半导体层的剥离
若为将薄层转移到其它衬底上而已预先对两个衬底中的一个衬底 (被称作供体衬底)进行注入，则可应用能使该转移实现的热处理。如 果供体衬底包含多孔带，则施加机械力可实现剥离和转移到其它衬底上。 最后，可选的是，为使以此方式转移的半导体层变平滑，可以进行 修整处理。
下面将描述本发明的实施方式的几个实施例。下面说明的实施例限
于通过Smart CutTM技术获得的SeOI型结构；然而，毋庸赘言，可以考虑 利用分子键合的任何其它方法。
实施例1 -单SOI -通过热处理掺杂
参照图3A，在供体衬底10的表面上形成2 nm厚的隧道介电层40， 并通过层40进行注入，以在供体衬底10中形成脆化带，从而界定薄层 11。
参照图3B，将其表面上包含有5 nm左右的Si02控制介电层50的基 础衬底(或受体衬底)20，置于常用于含锗晶片的炉中。因此，通过锗 原子来污染炉。
参照图3C，在氩气中，对基础衬底20在60(TC左右进行约1小时的 热处理。杂质31在控制电介质表面50上的浓度约为1013 cm—2 1014 cm—2。
然后通过在氩气中并施加150W的功率和150毫托的压力、持续20 秒的等离子体处理来活化控制电介质50的表面，。
参照图3D，通过介电层40和50将供体衬底10键合在基础衬底20 上，使得可以在键合界面处形成俘获界面30。介电层40和50共同形成 SeOI结构的植入的绝缘体层60。
参照图3E，通过进行50(TC左右的热处理，从供体衬底10上剥离薄 层ll。随后，稳定化退火可使键合界面得到增强。
最后，可选的是，为使以此方式转移的薄层ll变平滑，可以进行修整处理。
实施例2 -双SOI -通过旋涂掺杂
参照图4A，对供体衬底10进行注入，以产生界定薄层11的脆化带。 在其表面上形成7 nm厚的控制介电层50。
在控制电介质上于250 W、 150毫托下进行历时15秒的02等离子体 处理。
此外，参照图4B， SeOI型基础衬底20被形成为包括衬底23、 145 nm 厚的植入的氧化层22和薄半导体层21。在该衬底上，形成隧道电介质 40。
参照图4C，通过旋涂来对隧道电介质40的表面掺杂。 为了能够通过旋涂沉积浓度为1015原子"1112左右的锗杂质，需要使
用锗的0.01 mol/l的酸化水溶液(即，锗杂质约为0.7 g/1)，所述溶液含
有约1%的硝酸。旋转速度为3500 rpm左右。关于这一点，可以参照R.
H6lzl等在Journal of The Electrochemical Society, 146 (6)， 2245-2253 (1999)
上的文章。
参照图4D，将衬底10键合在衬底20上。
所述方法的其余部分与上一实施例相同。
实施例3 -单SOI -等离子体掺杂
可参照图3A 图3E来描述这一替代实施方式。
参照图3A，对包含隧道介电层40的供体衬底10进行注入，以界定 薄层。隧道电介质厚5mm。
参照图3B和图3C，由硅制成的第二衬底20或受体衬底包括通过氧 化衬底而形成的并且厚度为20 nm左右的由Si02制成的控制介电层50。
可选的是，参照图5，在层50下方，于受体衬底20中注入掺杂物。 在层50下方要实现在至少几纳米的厚度内掺杂物的浓度大于1017cm—3。 因此控制电介质50之下的掺杂层24是导电性的。
对此衬底20进行等离子体处理，其目的首先在于产生由附图标记 31所表示的缺陷，其次在于活化待键合的表面。为此，在50毫托的压力 下使用输出功率为250 W的氮等离子体20秒。
16参照图3D，将第一衬底与第二衬底键合，使得缺陷31位于界面处，
从而形成俘获界面30。
所述方法的其余部分与实施例1相同。
这种包含俘获界面的结构的应用包括
第1应用用于低能耗应用的电压可调节器件和/或电路
大体上以SeOI薄半导体层的形式制造晶体管或电路。元件的该设计
使得可通过专门提供的操作使存在于电介质中的陷阱充电和放电，所述
操作例如为，高度极化衬底或位于BOX下方的电极和将晶体管的源极和
漏极接地。
当BOX被充电时，晶体管阈电压升高，给定操作电压下的电流水平 降低(特别是，通常由I。ff表示的静态模式下的漏电流)。
此操作不是很快，但是特别适用于具有待命功能的器件，尤其典型 地适用于所有移动应用。
第2应用双栅极闪存
为减小"闪速"型存储器的尺寸，制造双栅极存储器。这样，存储 器的有效表面积增加一倍，但不会增加其在硅上的有效表面积，这提高 了集成密度。通过在双栅极模式下运行，栅极对于电流的控制也得到加 强。因此，通过记忆效应，可获得对器件阈电压的改进的控制，这提供 了较高性能的存储器。
1权利要求
1.一种绝缘体上半导体型结构的制造方法，所述结构包括供体衬底(10)的半导体层(11)、绝缘体层(60)和受体衬底(20)，所述方法包括将供体衬底(10)键合在受体衬底(20)上，所述衬底中的至少一个被覆有绝缘体层，其特征在于，所述方法包括在键合界面形成所谓的俘获界面(30)，所述俘获界面(30)包含适于保持电荷载流子的电活性陷阱。
2. 如权利要求1所述的方法，其特征在于，所述俘获界面形成于被 覆所述衬底中的一个的所述绝缘体层(60)与另一衬底之间的界面处。
3. 如权利要求l所述的方法，其特征在于，所述衬底中的一个被覆 有第一介电层(40)，另一衬底被覆有第二介电层(50)，使得通过键合两个 介电层(40、 50)，在这两个层(40、 50)之间的界面处形成所述俘获界面(30)， 来获得所述绝缘体层(60)。
4. 如权利要求3所述的方法，其特征在于，被称作"隧道电介质" 的第一介电层(40)的厚度为1.5 nm 25 nm，被称作"控制电介质"的第 二介电层(50)的厚度为4nm 50nm。
5. 如权利要求1 4的任一项所述的方法，其特征在于，所述方法 包括在键合之前在位于所述界面处的所述层中的至少一个的表面上形成 电活性缺陷(31)。
6. 如权利要求5所述的方法，其特征在于，通过等离子体处理实现 所述缺陷(31)的形成。
7. 如权利要求6与权利要求4组合所述的方法，其特征在于，在所 述控制介电层(50)上进行所述等离子体处理。
8. 如权利要求6或7的任一项所述的方法，其特征在于，所述等离 子体包括氧、氩、氮、氯或氟。
9. 如权利要求5所述的方法，其特征在于，通过适于在位于所述界 面处的所述层中的至少一个的表面上沉积杂质的处理来获得所述缺陷 (31)。
10. 如权利要求9所述的方法，其特征在于，所述处理是在含有所述杂质的环境中的热处理。
11. 如权利要求io所述的方法，其特征在于，所述杂质为锗原子。
12. 如权利要求9所述的方法，其特征在于，所述处理为旋涂含有 所述杂质的溶液。
13. 如权利要求12所述的方法，其特征在于，所述杂质为锗、选自第m、 iv或v族元素的掺杂物、选自K+、 Na+、 r、 cr的离子或选自铁和铝的金属。
14. 如权利要求1 13的任一项所述的方法，其特征在于，所述键 合是通过分子附着的键合。
15. 如权利要求14所述的方法，其特征在于，在键合之前，通过等 离子体活化所述界面处的所述层中的至少一个。
16. 如权利要求1 15的任一项所述的方法，其特征在于，所述方 法包括在键合之前，于所述供体衬底(10)中形成脆化带以界定半导体层 (11)，以及在键合之后，沿所述脆化带剥离以将所述半导体层(ll)转移至 所述受体衬底(20)。
17. 如权利要求5与权利要求4组合所述的方法，其特征在于，所 述受体衬底(20)被覆有所述控制介电层(50)，并在键合之前，在位于所述 层(50)下方的受体衬底(20)中注入浓度大于10'、m—s的掺杂物，以在所述 控制介电层(50)下方形成导电性掺杂层(24)。
18. —种绝缘体上半导体型结构，所述结构包括供体衬底(10)的半导 体层(ll)、绝缘体层(60)和受体衬底(20)，其特征在于，所述结构包括位 于所述绝缘体层(60)中或位于所述绝缘体层(60)与所述衬底中的一个之间 的界面处的所谓的俘获界面(30)，所述俘获界面包含适于保持电荷载流子 的电活性陷阱。
19. 如权利要求18所述的结构，其特征在于，所述绝缘体层包括第 一介电层(40)和第二介电层(50)，所述俘获界面(30)位于这两个介电层(40、 50)之间的界面处。
20. 如权利要求19所述的结构，其特征在于，被称作"隧道电介质" 的第一介电层(40)的厚度为1.5 nm 25 nm，被称作"控制电介质"的第二介电层(50)的厚度为4 nm 50 nm。
21. 如权利要求20所述的结构，其特征在于，所述受体衬底(20)被 覆有所述控制介电层(50)，所述衬底(20)是复合衬底，所述衬底(20)包括位于所述控制介电层(50)下方的基础衬底(23);氧化层(22);和导电层或半导体层(21)。
22. 如权利要求19 21的任一项所述的结构，其特征在于，所述第 一和第二介电层(40、 50)为选自Si02、 SiO2_xNx(0<x^l)、如二氧化铪或 氧化钇、锶钛二氧化物、氧化铝、二氧化锆、五氧化二钜、二氧化钛以 及它们的氮化物和硅化物这样的高k型电介质的材料。
23. 如权利要求18 22的任一项所述的结构，其特征在于，所述俘 获界面(30)包含下述杂质，所述杂质选自氮、锗、选自第III、 IV或V 族元素的掺杂物、选自K+、 Na+、 F、 Cr的离子或选自铁和铝的金属。
24. 如权利要求23所述的结构，其特征在于，所述俘获界面(30)包 含浓度为1013原子/^2 1015原子/，2的杂质。
全文摘要
本发明涉及绝缘体上半导体型结构的制造方法，所述结构包括供体衬底(10)的半导体层(11)、绝缘体层(60)和受体衬底(20)，所述方法包括将供体衬底(10)键合在受体衬底(20)上，这些衬底中的至少一个被覆有绝缘体层，其特征在于，该方法包括在键合界面形成所谓的俘获界面(30)，所述俘获界面(30)包含适于保持电荷载流子的电活性陷阱。本发明还涉及绝缘体上半导体型结构，所述结构包含俘获界面。
文档编号H01L21/762GK101681872SQ200880018521
公开日2010年3月24日 申请日期2008年7月21日 优先权日2007年7月26日
发明者塞巴斯蒂安·凯尔迪勒, 弗雷德里克·阿利伯特 申请人:硅绝缘体技术有限公司