专利名称：Dmos晶体管及其制造方法
技术领域：
本发明涉及一种DMOS晶体管及其制造方法。
背景技术：
DMOS晶体管是双扩散且形成有源极层和成为沟道的主体层的MOS场效应型晶体 管，作为电源电路或驱动电路等功率半导体元件而使用。近几年，根据电子设备的小型化、低耗电化的要求，期望DMOS晶体管的低导通电 阻化。因此，使用微细加工技术来缩小晶体管的间距，从而增大每单位面积的晶体管数。另 夕卜，通过斜向离子注入技术形成以往通过热扩散形成的主体层，从而缩短晶体管的沟道长 度，实现了低导通电阻化。以下，参照图12和图13说明N沟道型横型DMOS晶体管的结构与制造方法。图12 是表示横型DMOS晶体管的结构的俯视图，图13是图12的剖视图，图13㈧是沿图12的 X-X线的剖视图，图13(B)是沿图12的Y-Y线的剖视图。在N型半导体基板10 (例如单晶硅基板)的表面上，形成有N型的源极层11。源 极层11由N型层11A、比N型层IlA浓度高的N+型层IlB构成。另外，在半导体基板10的表面上，与源极层11相邻地形成有栅极绝缘膜12和与 栅极绝缘膜12连接的电场缓和用绝缘膜13 (L0C0S膜)，从该栅极绝缘膜12到电场缓和用 绝缘膜13的一部分上形成有栅电极14(例如由多晶硅膜构成)。该栅电极14形成为环状 地包围源极层11，源极层11从环状的栅电极14的四边形的开口部分露出。另外，栅电极 14的侧壁上形成有隔离膜15(例如由氧化硅膜构成)，使用该隔离膜15形成源极层11的 高浓度N+型层IlB。另外，半导体基板10的表面上形成有N+型漏极层16。漏极层16被配置成在其间 夹着电场缓和用绝缘膜13且与源极层11相隔开。而且，形成有部分与源极层11重叠并且延伸到栅电极14的下方的半导体基板10 的表面上的P型的主体层17。当施加到栅电极14上的电压为阈值电压以上时，该主体层 17的表面反转为N型，形成源极层11与漏极层16之间的导电沟道。以下，说明主体层17的形成方法。形成光致抗蚀层18，该光致抗蚀层18在栅电极 14上具有端部，并覆盖电场缓和用绝缘膜13和漏极层16。源极层11和与源极层11相邻的栅电极14的端部从光致抗蚀层18露出。而且， 从图12的A、B、C、D箭头表示的四个方向进行P型杂质的斜向离子注入。即，将栅电极14 和光致抗蚀层18作为掩模，从比垂直方向倾斜的方向向半导体基板10的表面入射离子束。由于通过这样的斜向离子注入，能够在栅电极14的下面的狭窄的区域中形成主 体层17，因此能够缩短晶体管的沟道长度，并且能够实现低导通电阻化。另外，例如，日本专利公开公报平10-233508号、2004-039773号中记载了 DMOS晶 体管。进行上述的斜向离子注入时，由于栅电极14与光致抗蚀层18的遮蔽效应，很难向栅电极14的内侧的角部注入离子，所以在该部分会引起主体层17的杂质浓度的降低。使 用微细化技术形成DMOS晶体管时，提高栅电极14和光致抗蚀层18的高宽比时，该现象更
显者ο结果，在栅电极14的内侧的角部，会引起主体层17的杂质浓度局部降低而导致阈值电压的降低，存在该部分中源极层11与漏极层16之间的漏电流的增加、晶体管截止时的 源极漏极间耐压的降低等问题。
发明内容
本发明的DMOS晶体管的制造方法鉴于上述问题而实现，在DMOS晶体管的制造方 法中，DMOS晶体管具备半导体基板；第一导电型的源极层，其形成在所述半导体基板的表 面上；栅极绝缘膜，其形成在所述半导体基板的表面上；栅电极，其隔着所述栅极绝缘膜包 围所述源极层并形成为环状；第二导电型的主体层，其与所述源极层重叠，并且延伸到所述 栅电极的下方的半导体基板的表面上；和第一导电型的漏极层，其与所述源极层对应地形 成在所述半导体基板的表面上；该DMOS晶体管制造方法的特征在于，形成所述主体层的工 序，包括将第二导电型杂质朝所述栅电极的内侧的角部向所述半导体基板的表面进行离子 注入的工序。根据该DMOS晶体管的制造方法，由于形成所述主体层的工序包括将第二导电型 杂质朝所述栅电极的内侧的角部向所述半导体基板的表面进行离子注入的工序，因此在所 述角部，能够抑制所述主体层的杂质浓度局部降低。由此，能够降低漏电流，并且能够提高 晶体管截止时的源极漏极间耐压。另外，本发明的DMOS晶体管的特征在于，具备半导体基板；第一导电型的源极 层，其形成在所述半导体基板的表面上；栅极绝缘膜，其形成在所述半导体基板的表面上； 栅电极，其隔着所述栅极绝缘膜包围所述源极层并形成为环状；第二导电型的主体层，其与 所述源极层重叠，并且延伸到所述栅电极的下方的半导体基板的表面；和第一导电型的漏 极层，其与所述源极层对应地形成在所述半导体基板的表面上；所述主体层的杂质浓度在 所述栅电极的内侧的角部降低，所述源极层远离所述角部而形成。根据该DMOS晶体管，由于所述主体层的杂质浓度在所述栅电极的内侧的角部降 低，并且所述源极层远离所述角部而形成，因此在所述角部，能够抑制所述主体层的杂质浓 度局部降低，并且能够抑制阈值电压低的寄生晶体管的动作。由此，能够降低漏电流，并且 能够提高晶体管截止时的源极漏极间耐压。另外，在图12中，用虚线箭头表示了角部的寄 生晶体管引起的漏电流。根据本发明的DMOS晶体管及其制造方法，在通过斜向离子注入形成主体层时，能 够降低源极层与漏极层间的漏电流，并且能够提高晶体管截止时的源极漏极间耐压。
图1是说明本发明的第1实施方式的DMOS晶体管及其制造方法的俯视图。图2是图1的DMOS晶体管的剖视图。图3是表示斜向离子注入的方向的图。图4是说明本发明的第1实施方式的DMOS晶体管及其制造方法的俯视图。
图5是图3的DMOS晶体管的剖视图。图6是示意表示本发明的第1实施方式的DMOS晶体管截止时的能带状态的图。图7是说明本发明的第1实施方式的DMOS晶体管及其制造方法的俯视图。图8是说明本发明的第1实施方式的DMOS晶体管及其制造方法的俯视图。图9是说明本发明的第2实施方式的DMOS晶体管及其制造方法的俯视图。图10是图9的DMOS晶体管的剖视图。图11是示意表示形成在第2实施方式的DMOS晶体管的角部中的寄生晶体管截止 时的能带状态的图。图12是说明现有例的DMOS晶体管及其制造方法的俯视图。图13是图12的DMOS晶体管的剖视图。
具体实施例方式[第1实施方式]以下，说明第1实施方式的横型DMOS晶体管(以下称作DMOS晶体管)及其制造 方法。图1是表示DMOS晶体管的结构的俯视图，图2是图1的剖视图，图2 (A)是沿图1的 X-X线的剖视图，图2(B)是沿图1的Y-Y线的剖视图。另外，对图1和图2的相同构成部分 附加相同的符号，省略其说明。本发明的DMOS晶体管的制造方法的特征在于形成主体层17的工序，其中，向栅电 极的内侧的角部进行离子注入。即，如图1、图2所示，形成光致抗蚀层18之后，将光致抗 蚀层18和栅电极14作为掩模，从A'箭头表示的第一方向向栅电极14的内侧的第一角部 14C1进行P型杂质(例如硼或BF2)的第一离子注入。通过该第一离子注入，形成P型的第 一主体层17A'。第一主体层17A'形成为与源极层11部分重叠，并从第一角部14C1延伸 到栅电极14的下方，能够确保第一角部14C1的主体层17A'的P型杂质浓度比现有例的晶 体管高。使离子注入方向相对于与半导体基板10的表面(主面)垂直的方向(图3的ζ 方向)倾斜第一角度θ 1、相对于栅电极14延伸的纵长方向(图中的χ方向)倾斜第二角 度θ 2，来进行该第一离子注入(参照图1、图2、图3)。从抑制沟道效应方面考虑，优选第一角度Θ1在20°以上且45°以下 (20°彡θ 1彡45° )，第二角度θ 2在15°以上且40°以下(15°彡θ 2彡40° )或者 在50°以上且75°以下(50° < Θ2<75° )。从抑制沟道效应方面考虑，更优选栅电极 14的纵长方向(χ方向)或宽度方向(与χ方向垂直的y方向)与在(110)面上具有定位 边(orientation flat)的半导体基板10 (单晶硅薄片)的<110>方向一致。另外，第一离子注入的剂量、加速能量可考虑晶体管的阈值等特性而决定，典型的 情况(离子种类使用硼，栅极绝缘膜12的膜厚为7nm，阈值为1. 0V)下，剂量是4X 1012 5X1012/cm2，加速能量是 70keV。另一方面，在该第一离子注入中，由于光致抗蚀层18和栅电极14的遮蔽效应，与 第一角部14C1相邻的第二角部14C2、相反侧的第三角部14C3、以及第四角部14C4中不会 被注入离子。因此，进行接下来的第二离子注入。即，如图4和图5所示，在旋转半导体基板 10 (晶片)之后，以与第一离子注入相同的条件进行第二离子注入。另外，图4是表示DMOS晶体管的结构的俯视图，图5是图4的剖视图，图5(A)是沿图4的X-X线的剖视图，图5(B) 是沿图4的Y-Y线的剖视图。从B'的箭头表示的第二方向向栅电极14的内侧的第二角部14C2进行第二离子 注入。通过该第二离子注入，形成第2主体层17B'。第2主体层17B'从第二角部14C2 延伸到栅电极14的下方而形成，从而能够确保第二角部14C2的第二主体层17B'的P型杂 质浓度比现有例的晶体管高。此时的离子注入的第一角度θ 1与第二角度θ 2优选与第一 离子注入相等的角度。
同样，如图7所示，从C'的箭头表示的第三方向向第三角部14C3进行第三离子注 入，形成第三主体层17C'。另外，同样如图8所示，从D'的箭头表示的第四方向向第四角 部14C4进行第四离子注入，形成第四主体层17D'。这样，向栅电极14的内侧的四个角部 进行四次离子注入，由第一 第四主体层17Α' 17D'构成主体层17。由此，能够确保四 个角部的主体层17的杂质浓度比现有例的晶体管高，因此能够降低源极层11与漏极层16 间的漏电流，并且能够提高晶体管截止时的源极漏极间耐压。另外，虽然省略了图示，但是形成主体层17之后，去除光致抗蚀层18，之后在整个 面上形成层间绝缘膜。而且，在源极层11、栅电极14、漏极层16上的层间绝缘膜上分别形 成接触孔，经过各自的接触孔形成与源极层U、栅电极14、漏极层16接触的布线。[第2实施方式]在如上所述的第1实施方式中，虽然能够使栅电极14的内侧的角部的主体层17 的杂质浓度比现有例高，但是存在以下的问题。对此，参照图6进行说明。图6是示意表示 DMOS晶体管截止时的能带状态的图。用实线表示仅通过一次离子注入形成主体层17的角 部的寄生晶体管的能带状态，用虚线表示通过两次离子注入形成主体层17的正常部的晶 体管。设每次离子注入的剂量相同，则角部的主体层17的杂质浓度是正常部的1/2。其结 果，与正常部的晶体管相比，角部的寄生晶体管其阈值电压低。将栅极绝缘膜12的膜厚设 为7nm时，用于避免角部中的漏电流而必须的主体层17的杂质浓度在角部中是10的17次 方的后半/cm-3，在正常部中是10的18次方量级/cm-3左右。由于此时的正常部的阈值电 压超过IV，因此低阈值电压化是有限的。因此，在本实施方式中，如图9和图10所示，源极层11远离因斜向离子注入而引 起主体层17的杂质浓度的降低的第一 第四角部14C1 14C4而形成。S卩，源极层11远 离第一 第四角部14C1 14C4，后退到由栅电极14包围的区域的内侧。另外，图9是表示DMOS晶体管的结构的俯视图，图10是图9的剖视图，图10(A) 是沿图9的X-X线的剖视图，图10 (A)是沿图9的Y-Y线的剖视图。另夕卜，图9和图10只 表示了对应于向第一角部14C1的第一离子注入的构成。第一离子注入之后，与第1实施方 式同样还进行第二 第四离子注入。源极层11与第一 第四角部14C1 14C4之间的相隔距离，根据栅电极14、光致 抗蚀膜18的厚度、它们的高宽比而不同，典型情况下优选为1 2μπι。图11示意表示在第2实施方式中形成在DMOS晶体管的角部中的寄生晶体管截止 时的能带状态。如图11所示，由于与源极层11相邻的主体层17的杂质浓度与正常部相同， 因此主体层17相对于源极层11的能量势垒与正常部相同。另外，由于栅电极14不在包括 该区域的主体层17的源极层11的上部，因此在该区域中不会形成反转层。其结果，能够完全抑制角部的寄生晶体管的动作。因此，当栅极绝缘膜12的膜厚为7nm时，能够将正常部 的杂质浓度降低到10的17次方量级//cm-3。由此，能够将DMOS晶体管的阈值电压设定在 IV以下，从而能够进一步实现低阈值电压化、低导通电阻化。另外，如图9所示，在上述构成中，优选与源极层11对应地形成的漏极层16的端 部和离开栅电极16的角部的源极层11的端部对齐。俯视下，源极层11与漏极层16是四 边形。由此，由于源极层11与漏极层16的宽度相同，因此能够防止晶体管导通时流动的源 极漏极间电流集中在栅电极16的角部，并且能够提高针对电流集中所引起的晶体管的破 坏(例如静电破坏)的强度和提高针对热载流子的可靠性等。
另外，本发明并不仅限于上述实施方式，显然，在不超出本发明的宗旨的范围内能 够进行变更。例如，在第1和第2实施方式中，形成源极层11之后进行了用于形成主体层 17的斜向离子注入，但是也可以在形成栅电极14后形成源极层11之前进行。另外，在第1和第2实施方式中，N沟道型DMOS晶体管形成在N半导体基板10的 表面上，但是也可以在P型半导体基板上形成N型外延半导体层，将N沟道型DMOS晶体管 形成在该外延半导体层的表面上。另外，在第1和第2实施方式中，说明了 N沟道型DMOS晶体管，但是通过将源极层 11、漏极层16、主体层17的导电型变更为相反导电型，还能将本发明应用于P沟道型DMOS
晶体管。
权利要求
一种DMOS晶体管的制造方法，所述DMOS晶体管具备半导体基板；第一导电型的源极层，其形成在所述半导体基板的表面上；栅极绝缘膜，其形成在所述半导体基板的表面上；栅电极，其隔着所述栅极绝缘膜包围所述源极层并形成为环状；第二导电型的主体层，其与所述源极层重叠，并且延伸到所述栅电极的下方的半导体基板的表面上；和第一导电型的漏极层，其与所述源极层对应地形成在所述半导体基板的表面上；该DMOS晶体管的制造方法的特征在于，形成所述主体层的工序，包括将第二导电型杂质朝所述栅电极的内侧的角部向所述半导体基板的表面进行离子注入的工序。
2.根据权利要求1所述的DM0S晶体管的制造方法，其特征在于，使离子注入方向相对于与所述半导体基板的表面垂直的方向倾斜第一角度且相对于 所述栅电极延伸的方向倾斜第二角度来进行所述离子注入，所述第一角度在20°以上且 45°以下，所述第二角度在15°以上且40°以下或者在50°以上且75°以下。
3.根据权利要求1或2所述的DM0S晶体管的制造方法，其特征在于， 所述源极层远离所述栅电极的内侧的角部而形成。
4.根据权利要求3所述的DM0S晶体管的制造方法，其特征在于， 所述漏极层形成为使所述漏极层的端部与所述源极层的端部对齐。
5. 一种DM0S晶体管，其特征在于，具备 半导体基板；第一导电型的源极层，其形成在所述半导体基板的表面上； 栅极绝缘膜，其形成在所述半导体基板的表面上； 栅电极，其隔着所述栅极绝缘膜包围所述源极层并形成为环状； 第二导电型的主体层，其与所述源极层重叠，并且延伸到所述栅电极的下方的半导体 基板的表面；和第一导电型的漏极层，其与所述源极层对应地形成在所述半导体基板的表面上； 所述主体层的杂质浓度在所述栅电极的内侧的角部降低，所述源极层远离所述角部而 形成。
6.根据权利要求5所述的DM0S晶体管，其特征在于，所述漏极层的端部与远离所述栅电极的角部的所述源极层的端部对齐。
全文摘要
本发明提供一种DMOS晶体管及其制造方法。在本发明的DMOS晶体管中，通过斜向离子注入形成主体层时，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。形成光致抗蚀层(18)之后，将光致抗蚀层(18)和栅电极(14)作为掩模，从A′箭头所示的第一方向向栅电极(14)的内侧的第一角部(14C1)进行第一离子注入。通过该第一离子注入，形成第一主体层(17A′)。第一主体层(17A′)从第一角部(14C1)延伸到栅电极(14)的下方而形成，从而能够确保第一角部(14C1)的主体层(17A′)的P型杂质浓度比现有例的晶体管高。
文档编号H01L21/336GK101809727SQ20088010924
公开日2010年8月18日 申请日期2008年9月26日 优先权日2007年9月28日
发明者大竹诚治, 武田安弘, 菊地修一 申请人:三洋电机株式会社;三洋半导体株式会社