具有改善的接触电阻的半导体结构的制作方法

专利名称：具有改善的接触电阻的半导体结构的制作方法
技术领域：
本发明涉及半导体结构及其制造方法。更具体地，本发明涉及诸如具有改善的接 触电阻的半导体结构，半导体结构例如场效晶体管(FET)及互连结构。
背景技术：
高性能半导体器件的一个重要性质是导电的能力。电流与电阻逆相关。传统上， 增加半导体材料的截面，缩短电子路径的长度，增加电压，或减少半导体材料的电阻，均可 减少电阻并增加通过电学器件的电子流。为了能制造集成密度比当前可行的集成电路更高的集成电路(ICs)，例如存储器、 逻辑、和其他器件，必须找到进一步缩减诸如金属氧化物半导体场效晶体管(MOSFETs)和 互补金属氧化物半导体(CMOS)的场效晶体管(FET)的尺寸的方法。通过缩小器件的整体 尺寸和操作电压，同时维持器件的电学性能，减小尺寸实现器件的紧凑度(compactness)， 并改善操作性能。此外，器件的所有尺寸必须同时缩减，以优化器件的电学性能。FET减小尺寸的主要挑战之一为减少器件的接触电阻，例如外部电阻(也已知为 源极/漏极电阻)。外部电阻为MOSFET器件中除沟道电阻之外的所有电阻的总和。外部电 阻归因于晶片的掺杂和扩散以及硅化工艺。当减小MOSFET器件尺寸时，若器件栅极长度及 栅极电介质厚度被减少，而接触电阻保持不变，则通过减小尺寸所达到的性能受益将被限 制。接触电阻的问题不限于FET器件。类似的问题存在于例如互连结构，其中上互连 层的至少一导电填充区域与下互连层的另一导电填充区域匹配。当这些结构的尺寸减少 时，接触面积以类似方式缩减，造成接触电阻增加。综观上述，对于提供结构的接触电阻被改善(即减少)的半导体结构，具有持续需 求。

发明内容
本发明通过利用自组聚合物技术在导电接触区域中存在的材料内形成有序的纳 米尺寸图案，提供一种半导体结构，其中该结构的接触电阻被改善(即减少)。这里所用的 术语“导电接触区域”是指半导体结构的区域，其中导电材料接触另一导电材料，或其中导 电材料接触例如FET的源极扩散区和/或漏极扩散区。在导电接触区域中的材料内存在有序的纳米尺寸图案，增加用于形成接触的总体 面积(即界面面积)，继而减少该结构的接触电阻。接触电阻的减少继而改善通过结构的电 流。除上述外，由于结面积保持不变，因此本发明的方法及结构不影响结构的结电容。一般而言，本发明提供一种具有减少的接触电阻的半导体结构，其包括至少一导 电接触区域，包括在其中具有有序的纳米尺寸图案的材料；和导电材料，其接触具有所述有 序的纳米尺寸图 案的所述材料。前面的段落中所用的术语“材料”表示半导体源极扩散区、半导体漏极扩散区、导电布线区域、或其任何组合。
本发明中采用术语“导电材料”表示任何通过电传导容易地传导电流的材料。导 电材料的例子包括但不限于元素金属(W、Cu、Al等)、包括金属半导体合金的元素金属合 金、金属氮化物、及其组合或多层。这里采用术语“半导体结构”表示有与其相关的半导体性质的任何类型的结构。 例子包括例如CMOS结构(诸如其上具有或不具有互连结构的FET)、互连结构、双极结构、 BiCMOS结构、电熔丝(e-fuse)、以及MESFET。具体地，本发明方法可用于接触电阻是个问题 的任何类型的半导体结构。本发明考虑两个不同的实施例。在第一实施例中，提供一种包括至少一场效晶体 管的半导体结构。在第一实施例，源极扩散区及漏极扩散区(以下称源极/漏极扩散区) 各具有存在于其中的有序的纳米尺寸图案。此有序的纳米尺寸图案增加了两个扩散区的面 积。金属半导体合金(例如金属硅化物或金属锗化物)可选择地形成在包括有序的纳米尺 寸图案的源极/漏极扩散区上。随后执行进一步的互连工艺以提供接到源极/漏极扩散区 的金属接触。在本发明第一实施例中，本发明半导体结构包括至少一场效晶体管，位于半导体衬底的表面之上和之内，所述至少一场效晶体管 包括位于图案化的栅极导体的足印处的所述半导体衬底内的源极/漏极扩散区，所述源极 /漏极扩散区各具有位于其中的有序的纳米尺寸图案；以及导电材料，位于所述包括有序的纳米尺寸图案的源极/漏极扩散区上并与之接 触。导电材料可包括上述通过电传导容易地传导电流的材料的其中之一。导电材料的 例子包括但不限于元素金属(W、Cu、Al等)、包括金属半导体合金的元素金属合金、金属氮 化物、及其组合或多层。在一个实施例中，导电材料例如为诸如金属硅化物或金属锗化物的 金属半导体合金。在另一实施例中，导电材料为存在于互连电介质材料中的导体。在又一 实施例中，本发明结构包括与源极和漏极扩散区直接接触的金属半导体合金，以及与所述 金属半导体合金的至少一部分接触的互连结构的导体。如本领域技术人员所知，互连结构 包括具有导电填充开口的互连电介质材料，该导电填充开口延伸到包括源极和漏极扩散区 的半导体衬底的表面。本发明第二实施例提供一种互连结构，其中上互连层的导电材料与下互连层的导 电材料(即布线区域)之间的接触电阻被改善。改善的接触电阻是通过对下互连层的导电 材料设置有序的纳米尺寸图案而达成。下互连层的导电材料中存在有序的纳米尺寸图案， 增加了本发明结构的接触区域。一般而言，根据本发明第二实施例，本发明互连结构包括第一互连层，包括嵌入第一互连电介质材料内的至少一第一导电材料，所述至少 一第一导电材料中具有位于其中的有序的纳米尺寸图案；以及第二互连层，包括嵌入第二互连电介质材料内的至少一第二导电材料，所述至少 一第二导电材料存在于所述至少一第一导电材料的所述有序的纳米尺寸图案上。除上述各种半导体结构之外，本发明也提供其制造方法。本发明中采用的每种方 法均将传统的CMOS和/或互连技术与自组聚合物技术相结合，以在结构的接触区域中形成有序的纳米尺寸图案。有序的纳米尺寸图案提供较大的面积，用于形成与结构的导电接触 区域接触的上覆的导电材料。一般而言，本发明方法包括 设置至少一导电接触区域，其包括位于其中具有有序的纳米尺寸图案的材料；以 及设置导电材料，与具有所述有序的纳米尺寸图案的所述材料接触。关于FET实施例，本发明方法包括在半导体衬底的表面之上和之内设置至少一场效晶体管，所述至少一场效晶体管 包括在图案化栅极导体的足印处的半导体衬底中的源极和漏极扩散区，所述源极和漏极扩 散区各具有位于其中的有序的纳米尺寸图案；以及形成导电材料，其在包括所述有序的纳米尺寸图案的所述源极和漏极扩散区上并 与之接触。在一个实施例中，形成导电材料包括在源极和漏极扩散区上形成金属半导体合 金。在又一实施例中，形成导电材料包括形成具有延伸到源极和漏极扩散区的表面的导电 填充开口的互连结构，源极和漏极扩散区可选择地包括位于其上的金属半导体合金。关于互连实施例，本发明方法包括提供第一互连层，包括嵌入第一互连电介质材料的至少一第一导电材料，所述至 少一第一导电材料具有位于其中的有序的纳米尺寸图案；以及提供第二互连层，包括嵌入第二互连电介质材料的至少一第二导电材料，所述至 少一第二导电材料存在于所述至少一第一导电材料的所述有序的纳米尺寸图案上。


图1为显示具有栅极电介质和位于其表面上的图案化栅极导体的半导体衬底的 图示(截面示意图)。图2为显示图1的结构在形成延伸区、间隙壁、及源极/漏极扩散区之后的图示 (截面示意图)。图3为显示图2的结构在形成自组装材料并图案化源极/漏极扩散区之后的图示 (截面示意图)。图4为显示图3的结构在移除自组装材料并在图案化源极/漏极扩散区中形成金 属半导体合金之后的图示(截面示意图)。图5为显示图4的结构在形成互连层之后的图示(截面示意图)。图6为显示互连结构的上层的图示(截面示意图)，其中自组聚合物材料被用以图 案化下面的衬底的导电材料。
具体实施例方式参考以下描述和本申请所附的图，将更详细地描述本发明，提供结构的接触电阻 被改善的半导体结构及其制造方法。应注意本申请所提供的附图仅用于说明目的，因此其 并未按比例绘示。在下面的描述中，阐释了许多特定细节，例如具体结构、成分、材料、尺寸、工艺步骤、以及技术，以提供对本发明的透彻了解。然而，本领域技术人员应了解本发明可不以这些特定细节实施。在其他情况下，不详细描述熟知的结构或工艺步骤，以免模糊本发明。应理解当如层、区域、或衬底的元件表示为在另一元件“上”或“上方”时，其可直接 于另外的元件上或可能有中介元件。相反，当元件表示为“直接”在另外的元件“上”或“上 方”，即无中介元件。也应理解当元件表示为在另外的元件“下”或“下方”，其可直接于另外 的元件下或下方，或者可能有中介元件。相反，当元件表示为“直接”在另外的元件“下”或 “下方”，即无中介元件。如上所述，自组聚合物技术被用以在半导体结构的导电接触区域中形成具有有序 的纳米尺寸图案(图案宽度小于50nm)的材料。包括有序的纳米尺寸图案的材料为互连结 构，或例如FET的半导体源极和漏极扩散区的导电材料。在接触区域中存在有序的纳米尺 寸图案化材料，增加后续用于形成接触的总体面积(即界面面积)，继而减少结构的接触电 阻。接触电阻的减少继而改善了通过结构的电流。除上述之外，由于结面积保持不变，因此 本发明的方法及结构不影响结构的结电容。术语“导电接触区域”具有如前所述的含义。应注意本发明方法可用以形成接触电阻被关注的任何类型的结构/器件。因此， 虽然以下在此描述的两个实施例关于CMOS结构及互连结构，然而本发明不只限于这些类 型的结构。而是也考虑其他结构/器件，例如BiCMOS、双极结构、电熔丝、及MESFETs。具体 地，本发明方法可用于接触电阻是个问题的任何类型的半导体结构。现参考表示本发明第一实施例的图1-5。在本发明第一实施例中，MOSFET的接触 电阻被减少。具体地，通过利用自组聚合物的成分作为蚀刻掩模，使得有序的纳米尺寸图案 形成在MOSFET的半导体源极/漏极扩散区中，而实现减少接触电阻。有序的纳米尺寸图案 被用以形成图案，例如但不限于球、圆柱体、以及薄层(lamella)。在图案化的源极/漏极 扩散区上方，移除用作蚀刻掩模的聚合成分，且形成至少一导电材料，例如金属半导体合金 和/或互连结构开口中的导电材料。图1显示本发明的该第一实施例中形成的初始结构10。初始结构10包括具有上 表面13的半导体衬底12。栅极电介质14及图案化栅极导体16在上表面13上。如1所示 的初始结构10可利用本领域技术人员所熟知的传统技术形成。举例而言，可使用沉积、光 亥IJ、及蚀刻。可选择地，可使用替代栅极工艺以设置如图1所示的初始结构10。由于这些技 术均为本领域技术人员所熟知，因此为免模糊本发明省略其工艺细节。初始结构10中所采用的半导体衬底12包括任何半导体材料，包括但不限于Si、 Ge、SiGe, SiC、SiGeC, Ge、GaAs, GaN、InAs, InP,以及所有其他 III/V 或 II/VI 族化合物半 导体。半导体衬底12也可包括层状半导体，诸如Si/SiGe、绝缘层上硅(S0I)、绝缘层上硅 锗(SGOI)、或绝缘层上锗(GOI)。衬底12可包括一个或更多个异质结构层，例如(由上至 下):Si/Ge/SiGe、Ge/SiGe、Si/SiGe/Si、或SiGe/Si，以作为高迁移率沟道层。在本发明的 某些实施例中，优选半导体衬底12由含硅半导体材料，即包括硅的半导体材料构成。半导体衬底12可为掺杂的、未掺杂的、或其中包括掺杂和未掺杂区域。半导体衬 底12可包括单一晶向，或其可包括具有不同晶向的两个共平面表面区域(后者衬底在本领 域中称为杂化衬底)。当使用杂化衬底时，nFET典型地形成在(100)晶面上，而pFET典型 地形成在(110)晶面上。杂化衬底可通过本领域熟知的技术形成。半导体衬底12也可包括第一掺杂(η或ρ)区域以及第二掺杂(η或ρ)区域。为清楚起见，掺杂区域并未具体显示在本申请的附图中。第一掺杂区域和第二掺杂区域可以 是相同的，或他们可具有不同的导电类型和/或掺杂浓度。这些掺杂区域被称为“阱”且它们利用传统的离子注入工艺形成。至少一隔离区域(未示出)典型地存在于半导体衬底12中。隔离区域可以是沟 槽隔离区域或场氧化隔离区域。利用本领域技术人员所熟知的传统沟槽隔离工艺，形成沟 槽隔离区域。利用所谓局部硅氧化工艺形成场氧化。注意，至少一隔离区域提供相邻栅极 区域之间的隔离，典型地在相邻栅极具有相反导电性(即nFET和pFET)时需要。相邻栅极 区域可具有相同导电性(即均为η型或ρ型)，或可选择地可具有不同的导电性(即一个为 η型而另一个为ρ型)。在处理半导体衬底12后，氧化层或氮氧化层(未示出)可选择地形成在半导体衬 底12的表面上。可选择的氧化层或氮氧化层利用本领域技术人员所熟知的传统生长技术 形成，例如，氧化或氮氧化。氧化层或氮氧化层包括氧化硅、氮氧化硅、氮化的氧化硅。当 存在时，可选择的氧化层或氮氧化层具有典型地约0. 5至约1. 2nm的厚度，而约0. 8至约 Inm的厚度更典型。根据本发明的实施例，可选择的氧化层或氮氧化层为通过低温(低于 7500C )氧化形成的具有约0. 6至约0. Snm的厚度的氧化硅层。此氧化的工艺步骤包括快 速热工艺。接着，通过传统的沉积工艺和/或热生长工艺，若有氧化层或氮氧化层，栅极电介 质14形成在氧化层或氮氧化层表面上，或若无氧化层或氮氧化层，直接形成在半导体衬底 12的表面上。栅极电介质14包括任何绝缘氧化物、氮化物、和/或氮氧化物，而高度优选 包含氧化物的栅极电介质。栅极电介质14可包括二氧化硅、氮化硅、和/或氮氧化硅。此 夕卜，本发明采用的栅极电介质14可包括金属氧化物、金属硅化物、金属硅氮氧化物、和/或 混合金属氧化物。包含金属的电介质的例子包括=TiO2、A1203、&基电介质、Hf基电介质、 Ta205、La2O3、钙钛矿型氧化物等的电介质材料。术语“Hf基电介质”表示氧化铪(HfO2)、硅 酸铪(HfSiOx)、氮氧化硅铪(HfSiON)、或其多层。在某些实施例中，Hf基电介质包括HfO2 及的混合物。栅极电介质14的物理厚度可变化，但典型地，栅极电介质14具有约0. 5 至约IOnm的厚度，而约0. 5至约3nm的厚度更典型。虽然图1未示出，但取决于形成初始结构10所采用的确切技术，栅极电介质14也 可被图案化。栅极电介质14顶上的是图案化栅极导体16。图案化栅极导体16包括任何导电材 料，例如包括掺杂多晶硅、掺杂硅锗、金属、包括金属硅化物的金属合金、金属氮化物、及其 多层堆叠。在一个实施例中，图案化栅极导体16为掺杂多晶硅。图案化栅极导体16的厚 度取决于形成(即沉积)时采用的方法可以变化。典型地，图案化栅极导体16具有约40 至约200nm的厚度，而约70至约120nm的厚度更典型。在本发明的某些实施例中，电介质盖帽(cap)(即硬掩模)可存在于图案化栅极 导体16的顶上。当存在时，电介质盖帽典型包括氮化物、例如氮化硅，且其具有约10至约 50nm的厚度。电介质盖帽可用以避免在栅极导体顶上形成金属半导体合金。
图2显示执行进一步CMOS工艺步骤后的图1的结构。具体的，图2显示包括源极 /漏极延伸区18、至少一侧壁间隙壁20、以及源极/漏极扩散区22的图1的结构。延伸区 18典型利用本领域技术人员所熟知的离子注入形成。典型地，延伸注入在没有侧壁间隙壁时执行，使得延伸区的内缘与图案化栅极导体的外缘对准。在此离子注入步骤后，可执行可 选择的退火工艺以活化在离子注入期间注入的掺杂物。也可在本发明工艺后执行退火。例 如，在对源极/漏极扩散区离子注入后，或形成金属半导体合金期间。若先前未执行，栅极电介质14未被图案化栅极导体16覆盖的暴露部分可被移除。 也可在形成至少一侧壁间隙壁20后，移除栅极电介质14的暴露部分。随后，至少一侧壁间隙壁20，典型地但并非总需要地，形成在至少图案化栅极导体 16的暴露侧壁上。至少一间隙壁20通过沉积和蚀刻形成。至少一间隙壁20包括任何绝 缘材料，其包括如氧化物、氮化物、氮氧化物、及其任何组合，例如氧化物/氮化物或氮化物 /氧化物。接着，利用传统的离子注入工艺，源极/漏极扩散区22形成在半导体衬底12表面 中。在本发明工艺的此时，可选择地执行晕注入。形成源极/漏极扩散区22后，可使用退 火工艺活化注入半导体衬底12的掺杂物。退火也可被推迟，并可在本发明工艺后面的热处 理期间，例如形成金属半导体合金期间执行。形成源极/漏极扩散区22后，自组装嵌段共聚物层被涂敷到图2所示的结构，然 后被退火以形成含有重复结构单元的有序图案。自组装嵌段共聚物层的高度具有与栅极导 体16厚度实质相同的厚度。因此，自组装嵌段共聚物不延伸超过图案化栅极导体16的最 上表面。侧壁间隙壁20和/或图案化栅极导体16作为将嵌段共聚物维持在需要被图案化 的区域内的芯(mandrel)。有许多不同类型的嵌段共聚物可用于本发明的实施。只要嵌段共聚物包含两个或 更多彼此不互溶的不同的聚合嵌段成分，这样的两个或更多个不同的聚合嵌段成分能够在 纳米尺度上分成的两个或更多不同的相，并从而在合适的条件下形成隔离的纳米尺寸结构 单元的图案。在本发明优选但非必要的实施例中，嵌段共聚物实质上由彼此不互溶的第一和第 二聚合嵌段成分A及B所构成。嵌段共聚物可含有以任何方式配置的任何数目的聚合嵌段 成分A及B。嵌段共聚物可具有线形或支链结构。优选地，这样的嵌段共聚物为具有化学式 A-B的线形双嵌段共聚物。此外，嵌段共聚物可具有以下任一化学式 等可用于形成本发明结构单元的合适的嵌段共聚物具体例子包括但不限于聚苯乙 烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA)、聚苯乙烯-嵌段-聚异戊二烯(PS-b-PI)、聚 苯乙烯_嵌段-聚丁二烯(PS-b-PBD)、聚苯乙烯-嵌段-聚乙烯吡啶(PS-b-PVP)、聚苯乙 烯-嵌段-聚环氧乙烷(PS-b-PEO)、聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯乙烯-嵌 段-聚有机硅酸盐(PS-b-POS)、聚苯乙烯-嵌段-聚二茂铁基二甲基硅烷(PS-b-PFS)、聚 环氧乙烷-嵌段-聚异戊二烯(PEO-b-PI)、聚环氧乙烷-嵌段-聚丁二烯(PEO-b-PBD)、 聚环氧乙烷_嵌段-聚甲基丙烯酸甲酯(PEO-b-PMMA)、聚环氧乙烷-嵌段-聚乙基乙烯 (PE0-b-PEE)、聚丁二烯-嵌段-聚乙烯吡啶(PBD-b-PVP)、或聚异戊二烯-嵌段-聚甲基丙 烯酸甲酯(PI-b-PMMA)。
由第一聚合嵌段成分A与第二聚合嵌段成分B之间的分子量比决定嵌段共聚物形 成的特定结构单元。例如，当第一聚合嵌段成分A的分子量与第二聚合嵌段成分B的分子 量的比大于约80 20时，嵌段共聚物将在由第一聚和嵌段成分A构成的基体中形成由第 二聚合嵌段成分B构成的球形有序阵列。当第一聚合嵌段成分A的分子量与第二聚合嵌段 成分B的分子量的比小于约80 20但大于约60 40时，嵌段共聚物将在由第一聚和嵌 段成分A构成的基体中形成由第二聚合嵌段成分B构成的圆柱形有序阵列。当第一聚合嵌 段成分A的分子量与第二聚合嵌段成分B的分子量的比小于约60 40但大于约40 60 时，嵌段共聚物将形成由第一聚合嵌段成分A及第二聚合嵌段成分B构成的交替薄层。因 此，在本发明的嵌段共聚物中，可以容易地调整第一聚合嵌段成分A与第二聚合嵌段成分B 之间的分子量的比，以形成所需的结构单元。在本发明优选实施例中，第一聚合嵌段成分A的分子量与第二聚合嵌段成分B的分子量的比在约80 20到约60 40的范围，使得本发明的嵌段共聚物将在第一聚和嵌 段成分A构成的基体中形成由第二聚合嵌段成分B构成的线的有序阵列。优选地，成分A和B之一可相对于另一个被选择性地移除，因而造成由不可移除成 分构成的隔离的有序排布的结构单元，或包含可移除成分留下的隔离的并有序排布的空穴 或沟槽的连续结构层。在图3中，嵌段共聚物的不可移除成分标示为参考标号24，而由嵌段共聚物的可 移除成分产生的沟槽标示为参考标号26。应注意，虽然本实施例显示线/间隔图案的形成， 但本发明不限于此。由于本发明方法中使用自组装嵌段共聚物，各重复单元27具有约50nm 或更少的宽度。可被图案化/被形成的其它类型的图案，包括例如球、圆柱体、或薄层。应注意，自组装材料图案节距的尺寸被选择为大于最终金属氮导体合金金属厚度 的两倍。在本发明具体优选实施例中，用于形成本发明的自组周期图案的嵌段共聚物为 PS-b-PMMA, PS PMMA的分子量比在约80 20至约60 40范围。典型地，在嵌段共聚物中不同聚合嵌段成分间的互斥由术语xN表示，其中χ为佛 赫(Flory-Huggins)交互作用参数，而N为聚合程度。xN越高，嵌段共聚物中不同嵌段的互 斥越高，而更可能在其间发生相分离。当xN > 10时(以下称为强分离界限)，嵌段共聚物 中不同的嵌段之间存在发生相分离的强烈趋向。对PS-b-PMMA双嵌段共聚物而言，χ可以计算为近似0. 028+3. 9/Τ，其中T为绝对 温度。因此在473Κ(约200°C )时，χ约为0. 0362。当PS-b-PMMA双嵌段共聚物的分子量 (Mn)为约64Kg/mol，分子量比(PS PMMA)约为66 34，聚合程度N约为622. 9时，xN在 200°C时约为 22. 5。以这种方式，调整一个或更多个参数，例如组成、总分子量、以及退火温度，可容易 地控制本发明嵌段共聚物中不同聚合嵌段间的相互排斥，以实现不同嵌段成分之间期望的 相分离。如上所述，相分离继而导致包括形成重复结构单元(即，球、线、圆柱体、或薄层) 的有序阵列的自组周期性图案。为了形成自组周期图案，嵌段共聚物首先溶于适当的溶剂系统中以形成嵌段共聚 物溶液，其随后被涂敷到表面上以形成薄的嵌段共聚物层，接着将薄的嵌段共聚物层退火， 由此完成包含在嵌段共聚物中的不同聚合嵌段成分之间的相分离。
用于溶解嵌段共聚物并形成嵌段共聚物溶液的溶剂系统可包括任何适当的溶剂， 这些溶剂包括但不限于甲苯、丙二醇单甲醚乙酸酯(PGMEA)、丙二醇单甲醚(PGME)、及丙 酮。嵌段共聚物溶液优选包含浓度在溶液总重量的约0. 至约2%的范围的嵌段共聚物。 更优选地，嵌段共聚物溶液包含浓度在约0. 5wt%至约1. 5衬％的范围的嵌段共聚物。在本 发明的具体优选实施例中，嵌段共聚物溶液包含溶解于甲苯或PGMEA中的约0. 5wt%至约 1. PS-b-PMMA。可采用任何合适的技术(包括但不限于旋转成型(spin casting)、涂布、喷涂、墨涂、浸涂等)将嵌段共聚物溶液施加到器件结构的表面上。优选地，将嵌段共聚物溶液旋转 成型到器件结构的表面上，以在其上形成薄的嵌段共聚物层。在将薄的嵌段共聚物层施加到器件表面上之后，将整个器件结构退火以完成嵌段 共聚物所包含的不同嵌段成分微相分离，由此形成具有重复结构单元的周期图案。将嵌段共聚物退火可通过本领域已知的各种方法实现，这些方法包括但不限于 热退火(在真空或在含氮气或氩气的惰性气氛中)、紫外光退火、激光退火、溶剂气相辅助 退火(在室温或高于室温)、以及超临界流体辅助退火、在此不详细描述这些方法以免模糊 本发明。在本发明的具体优选实施例中，执行热退火步骤以在高于嵌段共聚物的玻璃转换 温度(Tg)但低于嵌段共聚物的分解或降解温度(Td)的升高的温度下将嵌段共聚物层退 火。更优选地，热退火步骤在约200°C-300°C的退火温度下执行。热退火可以持续从小于 约1小时至约100小时，而更典型地从约1小时至约15小时。在本发明的替代实施例中，通过紫外光(UV)处理将嵌段共聚物层退火。退火工艺之后，嵌段共聚物成分中的一个可利用溶剂移除，该溶剂相对于嵌段共 聚物的另一个成分对该成分有选择性。溶剂的类型可变化，且可选自例如极性溶剂和疏质 子溶剂。在移除嵌段共聚物的可移除成分之后，剩余的“不可移除”成分24作为蚀刻掩模。 然后执行蚀刻以将沟槽26或其他图案延伸到源极/漏极扩散区22中。典型地，例如，采用 诸如反应离子蚀刻、离子束蚀刻、等离子体蚀刻、或激光烧蚀的干蚀刻工艺执行蚀刻。在图 3中，参考标号27表示被蚀刻到源极/漏极扩散区22中的单个图案化的重复单元。由于本发明工艺中使用自组装聚合物技术，所以各单个重复单元27的宽度W小于 50nm，约10至约40nm的宽度更典型。即，源极/漏极扩散区22现包括由具有纳米尺寸的 宽度的单个重复单元27表示的有序的纳米尺寸图案。有序的纳米尺寸图案存在于结构的 导电接触区域中。在源极/漏极扩散区22内形成纳米尺寸的图案之后，利用本领域技术人员熟知的 传统剥除工艺将嵌段共聚物的剩余成分移除。纳米尺寸的图案的存在增加了金属半导体合 金可后续形成在其中的面积。增加的面积减少了结构的接触电阻，对结构的缩减性并无负 面影响。接着，在源极和漏极扩散区上形成至少一导电材料。至少一导电材料包括任何通 过电传导容易地传导电流的材料。导电材料的例子包括但不限于元素金属(W、Cu、Al等)、 包括金属半导体合金的元素金属合金、金属氮化物、及其组合或多层。在本实施例附图中， 至少一导电材料包括金属半导体合金层。虽然这样的实施例被具体描述和说明，但本发明并不限于此。而是本发明也考虑形成与源极和漏极扩散区接触的互连结构的导电填充开 在所示实施例中，导电材料包括形成在源极/漏极扩散区22上的金属半导体合金 层32，源极/漏极扩散区22包括先前形成在其中的纳米尺寸图案的暴露表面。这里使用 的术语“金属半导体合金”，表示金属与半导体材料热反应形成的反应产物。例如，术语“金 属半导体合金”可被用以描述金属硅化物，其中金属为以下之一 Ti、W、Co、Ni、Pt、Pd、Er、 Ir、及其他稀土或过渡金属。其也可以是由两种或更多种这些金属的组合构成的合金。典 型地，金属为Ti、W、Co、及Ni的其中之一。术语“金属半导体合金”也描述包括以上金属中 之一的金属锗化物。在从结构剥除嵌段共聚物的剩余成分之后，首先通过沉积能与图3所示结构的顶 上的半导体材料热反应的金属来形成金属半导体合金层32。此金属典型地为Ti、W、Co、Ni、 Pt和Pd的其中之一，以Ti、W、Co、和Ni中之一更为优选。金属可包括合金添加物，例如C、 Al、Si、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Ge、Y、Zr、Nb、Mo、Ru、Rh、Pd、In、Sn、La、Hf、Ta、W、 Re、Ir、Pt、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、及其混合物。当存在时，合金添加 物存在的量高达约50原子百分数。金属可通过传统的沉积工艺(例如化学气相沉积、等离 子体增强化学气相沉积、电镀、溅射、化学溶液沉积、原子层沉积、物理气相沉积等技术)形 成。合金添加物可与金属同时被形成，或其可在金属沉积后添加到金属中，或可被以单独的 层共沉积到金属顶上。沉积的金属的厚度可变化，其上限取决于相对于所形成的硅化物的最终厚度，而 下限取决于所希望的电阻率。典型地，对于FET中的应用，沉积的金属具有约5至约15nm 的厚度。形成金属后，可选的扩散阻挡物(诸如TiN或TaN)可在退火前形成在金属顶上。 在足以使金属与半导体一起反应而形成金属半导体合金层(即金属硅化物或金属锗化物) 的条件下，执行退火。可采用单退火或两步退火工艺执行退火。在约300°C或更高的温度下 执行退火，约400°C至约700°C的温度更典型。在单退火工艺后或两步退火工艺的第一次退 火后，利用本领域技术人员熟知的传统工艺移除可选择的扩散阻挡物。可在形成气体、He、 八1~、或队中执行退火。退火包括炉退火、快速热退火、尖峰退火(spike anneal)、微波退火、 或激光退火。典型地，退火为退火时间典型地约小于1分钟的快速热退火。最终退火步骤 后，所有未反应的金属从结构被移除。应注意，当栅极导体16由含硅导电材料(即多晶硅或硅锗)构成时，也可在栅极 导体16的上表面上形成金属半导体合金32’。在形成金属半导体合金期间，扩散盖帽存在 并保留在结构上的实施例中，没有这样的层形成在栅极导体16的顶上。包括氧化物、氮化物、氮氧化物、及其组合的电介质衬层34典型地但并非总需要 形成在图4所示的结构上。电介质衬层34可用于将应力引导到器件沟道中；如本领域技术 人员所熟知的，器件沟道为半导体衬底在栅极导体下的区域，其一侧由器件的源极区限定 而另一侧由器件的漏极区限定。利用本领域技术人员熟知的传统沉积工艺形成电介质衬层 34，且电介质衬层的厚度典型地为约20至约lOOnm。接着，通过沉积(典型地为化学气相沉积、等离子体增强化学气相沉积、或旋涂) 形成互连电介质材料36，且通过光刻及蚀刻在互连电介质材料36中形成开口。互连电介质材料36包括任何相对于真空的电介质常数为约4. O或更低的电介质材料。可用作互连电介 质材料36的合适电介质的例子包括但不限于=SiO2、倍半硅氧烷(silsesquixoane)、包括 Si、C、0及H原子的C掺杂的氧化物(即有机硅酸盐类)、热固化聚亚芳基醚(polyarylene ether)、或其多层。本申请中使用的术语“聚亚芳基”表示通过键、稠环(fused ring)、或惰 性连接基团(例如氧、硫、砜、亚砜、羰基等)连接在一起的芳基部分(moiety)或惰性取代 的芳基部分。开口典型地被衬有扩散阻障材料，例如11、1^、1、11鄉、111或1队且其后(利用如 电镀)开口被填充以导电材料如W、Al、Cu、或AlCu合金填塞。延伸到源极/漏极扩散区的 开口称为扩散接触，且在图中以参考标号38标示。典型地也形成对栅极导体的接触(未显 示)。在形成电介质衬层以及形成互连的上述步骤后，所形成的结构例如显示在图5中。注 意，导电填充开口可直接延伸到包括源极/漏极扩散区的半导体衬底表面。应注意，虽然图1-5中的以上 描述和说明显示出单个图案化栅极导体(因而为单 个FET)，但是当存在多个栅极导体(因而为FETs)时，本发明亦也有同样好的作用。现参考图6，其显示本发明的第二实施例。在本发明的第二实施例中，使用自组聚 合物技术来改善互连结构50的接触电阻。即，改善第一导电材料与第二导电材料之间的接 触区域中的接触电阻。互连结构50包括下互连层52A，其包括其中具有至少一布线区56的第一互连电介 质材料54A。至少一布线区56包括填充有导电材料60A并衬有扩散阻障物62A的开口。第 一互连电介质材料54A包括对上述第一实施例中电介质材料36描述的电介质材料的其中 之一。扩散阻障物包括Ti、Ta、W、TaN、TiN、及WN的其中之一，导电材料包括，例如掺杂多晶 硅、W、Al、Cu、或AlCu合金。如以上关于图5所示的互连结构所述，形成第一互连层。S卩，使 用沉积形成第一互连电介质材料，然后使用光刻和蚀刻在互连电介质材料中设置开口。然 后通过传统的方法形成扩散阻障物，其后在开口中填充导电材料。使用上述自组聚合物技术在至少一布线区56内图案化导电材料60A。这对第一布 线区56的导电材料60A设置了各具有重复单元27的纳米尺寸图案。接着，利用传统的沉积工艺如CVD、PECVD、化学溶液沉积、或蒸镀，在下互连层52A 的表面上形成毯式电介质盖帽层(capping layer)64。电介质帽层64包括任何合适的电 介质盖帽材料，例如SiC、Si4NH3、Si02、碳掺杂氧化物、氮及氢掺杂硅碳SiC(N，H)、或其多层。 盖帽层64的厚度可依据形成技术以及组成该层的材料而变化。典型地，盖帽层64具有约 15至约55nm的厚度，约25至约45nm的厚度更典型。接着，通过将第二电介质材料54B施加到盖帽层64暴露的上表面上形成上互连层 52B。第二电介质材料54B可包括与下互连层52A的第一电介质材料54A相同或不同的电 介质材料，优选为相同电介质材料。第一电介质材料54A的工艺技术及厚度范围在此也适 用于第二电介质材料54B。然后利用光刻及蚀刻在第二电介质材料54B中形成至少一个开口。在蚀刻工艺 期间，至少一开口中的电介质盖帽层被移除。接着，在至少一个开口中形成扩散阻障物62B 和导电材料60B。扩散阻障物62B可包括与用于扩散阻障物62A的相同或不同的材料，同 样地，导电材料60B可包括与用于导电材料60A的相同或不同的材料。用导电材料60B填 充至少一个开口后，可采用传统的平坦化工艺(例如化学机械抛光)，以提供平坦的互连结构，如图6所示。应注意，在上述两个实施例中，利用自组聚合物技术在半导体结构的接触区域中形成至少一个纳米尺寸(重复单元图案宽度小于50nm)的图案化区域。纳米尺寸图案化区 域的存在增加了用于形成接触的总面积(即界面面积)，继而减少了结构的接触电阻。接触 电阻的减少继而改善了通过结构的电流。除以上之外，由于结面积保持不变，因此本发明的 方法和结构不影响结构的结电容。虽然已参考具体实施例、特征和方面描述了本发明，但应了解本发明并不限于此， 其可延伸使用到其他修改、变化、应用及实施例中，因此所有这样的其他修改、变化、应用及 实施例都应落在本发明的保护范围内。
权利要求
一种具有减少的接触电阻的半导体结构，包括至少一导电接触区域，包括其中具有一有序的纳米尺寸图案的材料；以及导电材料，接触具有所述有序的纳米尺寸图案的所述材料。
2.如权利要求1所述的半导体结构，其中具有所述有序的纳米尺寸图案的所述材料为 至少一场效晶体管的半导体源极扩散区及半导体漏极扩散区。
3.如权利要求2所述的半导体结构，还包括位于半导体衬底上的图案化栅极导体，所 述半导体源极扩散区及所述半导体漏极扩散区位于所述图案化栅极导体的足印处。
4.如权利要求2所述的半导体结构，其中所述导电材料为金属半导体合金层。
5.如权利要求4所述的半导体结构，其中所述金属半导体合金层为金属硅化物或金属 锗化物。
6.如权利要求2所述的半导体结构，还包括互连结构，其位于包括具有所述有序的纳 米尺寸图案的所述材料的半导体衬底上，所述互连结构包括至少一互连电介质材料，其具 有与所述导电材料或具有所述有序的纳米尺寸图案的所述材料接触的导电填充开口。
7.如权利要求1所述的半导体结构，其中所述导电材料为在互连结构的开口中的导电 材料。
8.如权利要求1所述的半导体结构，其中具有所述有序的纳米尺寸图案的所述材料为 下互连层的导电布线材料，所述导电布线材料嵌入互连电介质材料中。
9.如权利要求8所述的半导体结构，其中接触具有所述有序的纳米尺寸图案的所述材 料的所述导电材料为嵌入上互连电介质材料中的上互连层的导电材料。
10.一种具有减少的接触电阻的半导体结构，包括至少一场效晶体管，位于半导体衬底的表面之上和之中，所述至少一场效晶体管包括 在图案化栅极导体的足印处的所述半导体衬底中的源极和漏极扩散区，所述源极和漏极扩 散区在其中各具有有序的纳米尺寸图案；以及导电材料，位于包括所述有序的纳米尺寸图案的所述源极和漏极扩散区上。
11.如权利要求10所述的半导体结构，其中所述导电材料包括元素金属、元素金属合 金、金属氮化物、及其组合或多层中的一个。
12.如权利要求11所述的半导体结构，其中所述导电材料为元素金属合金，其中所述 元素金属合金为金属半导体合金层。
13.如权利要求11所述的半导体结构，其中所述导电材料为元素金属，所述元素金属 位于互连电介质材料的开口内。
14.如权利要求10所述的半导体结构，其中所述导电金属为位于互连电介质材料的接 触开口内的金属半导体合金及元素金属。
15.如权利要求10所述的半导体结构，还包括位于所述图案化栅导体下的栅极电介 质，以及位于所述图案化栅极导体的暴露的侧壁上的至少一侧壁间隙壁。
16.一种具有减少接触电阻的半导体结构，包括第一互连层，包括嵌入第一互连电介质材料中的至少一第一导电材料，所述至少一第 一导电材料在其中具有有序的纳米尺寸图案；以及第二互连层，包括嵌入第二互连电介质材料中的至少一第二导电材料，所述至少一第 二导电材料存在于所述至少一第一导电材料的所述有序的纳米尺寸图案上。
17.一种形成具有减少的接触电阻的半导体结构的方法，包括设置至少一导电接触区域，其包括其中具有有序的纳米尺寸图案的材料；以及设置导电材料，接触具有所述有序的纳米尺寸图案的所述材料。
18.如权利要求17所述的方法，其中所述设置所述至少一导电接触区域包括在半导体 衬底的表面上形成至少一场效晶体管，在所述半导体衬底内在所述至少一场效晶体管的足 印处形成源极扩散区及漏极扩散区，利用自组装嵌段共聚物作为蚀刻掩模图案化所述源极 扩散区及所述漏极扩散区，以及蚀刻以形成各具有所述有序的纳米尺寸图案的所述源极扩 散区及所述漏极扩散区。
19.如权利要求17所述的方法，其中所述自组装嵌段共聚物选自以下组，该组包括聚 苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA)、聚苯乙烯-嵌段-聚异戊二烯(PS-b-PI)、 聚苯乙烯-嵌段-聚丁二烯(PS-b-PBD)、聚苯乙烯-嵌段-聚乙烯吡啶(PS-b-PVP)、聚苯 乙烯-嵌段-聚环氧乙烷(PS-b-PEO)、聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯乙烯-嵌 段_聚有机硅酸盐(PS-b-POS)、聚苯乙烯-嵌段-聚二茂铁基二甲基硅烷(PS-b-PFS)、聚 环氧乙烷-嵌段-聚异戊二烯(PEO-b-PI)、聚环氧乙烷-嵌段-聚丁二烯(PEO-b-PBD)、 聚环氧乙烷_嵌段-聚甲基丙烯酸甲酯(PEO-b-PMMA)、聚环氧乙烷-嵌段-聚乙基乙烯 (PEO-b-PEE)、聚丁二烯-嵌段-聚乙烯吡啶(PBD-b-PVP)、或聚异戊二烯-嵌段-聚甲基丙 烯酸甲酯(PI-b-PMMA)。
20.如权利要求18所述的方法，其中通过涂覆所述嵌段共聚物到各所述源极扩散区及 所述漏极扩散区的表面，退火以形成可移除及不可移除聚合物成分的有序阵列，以及移除 所述可移除聚合物成分，来形成所述自组装嵌段共聚物。
21.如权利要求18所述的方法，还包括形成在所述半导体衬底顶上互连结构，所述互 连结构包括互连电介质材料内的导电填充开口，其延伸到所述源极扩散区及所述漏极扩散 区。
22.如权利要求17所述的方法，其中所述设置包括所述材料的所述至少一导电接触区 域包括形成层互连电介质材料，其具有嵌入互连电介质材料中的至少一导电布线材料，利 用自组装嵌段共聚物作为蚀刻掩模图案化所述至少一导电材料，以及蚀刻以在具有所述有 序的纳米尺寸图案的所述导电材料中形成所述材料。
23.如权利要求22所述的方法，其中所述自组装嵌段共聚物选自以下组，该组包括聚 苯乙烯-嵌段-聚甲基丙烯酸甲酯(PS-b-PMMA)、聚苯乙烯-嵌段-聚异戊二烯(PS-b-PI)、 聚苯乙烯-嵌段-聚丁二烯(PS-b-PBD)、聚苯乙烯-嵌段-聚乙烯吡啶(PS-b-PVP)、聚苯 乙烯-嵌段-聚环氧乙烷(PS-b-PEO)、聚苯乙烯-嵌段-聚乙烯(PS-b-PE)、聚苯乙烯-嵌 段_聚有机硅酸盐(PS-b-POS)、聚苯乙烯-嵌段-聚二茂铁基二甲基硅烷(PS-b-PFS)、聚 环氧乙烷-嵌段-聚异戊二烯(PEO-b-PI)、聚环氧乙烷-嵌段-聚丁二烯(PEO-b-PBD)、 聚环氧乙烷_嵌段-聚甲基丙烯酸甲酯(PEO-b-PMMA)、聚环氧乙烷-嵌段-聚乙基乙烯 (PEO-b-PEE)、聚丁二烯-嵌段-聚乙烯吡啶(PBD-b-PVP)、或聚异戊二烯-嵌段-聚甲基丙 烯酸甲酯(PI-b-PMMA)。
24.如权利要求22所述的方法，其中通过涂覆所述嵌段共聚物到各所述至少一导电布 线材料的表面，退火以形成可移除及不可移除聚合物成分的有序阵列，以及移除所述可移 除聚合物成分，来形成所述自组装嵌段共聚物。
全文摘要
自组聚合物技术被用以在存在于半导体结构的导电接触区域的材料中形成至少一有序的纳米尺寸图案。具有有序的，纳米尺寸图案的材料为互连结构的导电材料，或场效晶体管的半导体源极和漏极扩散区。接触区域中有序的纳米尺寸图案材料的存在增加了后续形成接触的总体面积(即界面面积)，继而减少该结构的接触电阻。接触电阻的减少继而改善了通过结构的电流。除上述外，由于结面积保持不变，因此本发明方法和结构不影响该结构的结电容。
文档编号H01L21/285GK101849282SQ200880111653
公开日2010年9月29日 申请日期2008年9月4日 优先权日2007年10月15日
发明者卡尔·J·拉登斯, 安东尼·斯坦珀, 布鲁斯·多丽丝, 杰伊·W·斯特兰 申请人:国际商业机器公司