专利名称：半导体装置和显示装置的制作方法
技术领域：
本发明涉及例如将使用于有源矩阵驱动的显示装置中的薄膜晶体管(Thin Film Transistor :TFT)在玻璃基板上形成的半导体装置。
背景技术：
以往，使用在玻璃基板上形成非晶硅或多晶硅的薄膜晶体管(ThinFilm Transistor)并进行液晶显示面板等的驱动的所谓的有源矩阵驱动的液晶显示装置。特别地，使用通过使用移动度高且高速动作的多晶硅来将周边驱动器集成化的硅 设备(半导体装置)。但是，在多晶硅中，由于结晶性的不完整性引起的间隙内的定域能级 (localized level)、晶界附近的缺陷、间隙内定域能级，产生移动度下降、S系数(亚阙值 系数)增大，因此未必能说使用多晶硅的薄膜晶体管在其性能方面充分。特别地，为了将要 求更高性能的图像处理器和定时控制器、CPU、存储器、电源电路等系统集成化，更高性能的 半导体装置是不可缺少的，但以上述多结晶硅的薄膜晶体管不能满足该要求。于是，作为形成更加高性能的半导体装置的技术，提案有如下技术将由单晶硅薄 膜构成的薄膜晶体管等设备预先形成在半导体基板上，再将其贴附在玻璃基板等绝缘基板 上。作为上述技术的一个例子，例如在专利文献1中，公开有如下技术将预先形成的 单晶硅薄膜晶体管使用粘接剂转印在玻璃基板上。但是，在上述专利文献1的半导体装置及其制造方法中，使用粘接剂，因此产生在 贴附操作中耗费工时、生产性差等问题。此外，接合部分为粘接剂，因此对于完成后的半导 体装置，也具有耐热性差、对动作性能赋予不好影响的问题。于是，作为能够解决这些问题的方法，例如存在专利文献2中公开的技术。在专利 文献2的半导体装置中，在接合于玻璃基板等绝缘基板的单晶硅基板的表面，形成有形成 M0S型的单晶硅薄膜晶体管的一部分的氧化膜、栅极图案、杂质离子注入部，并且，在该单晶 硅基板的规定的深度设置有规定浓度的氢离子注入部(剥离层)。根据该结构，对于绝缘基板，在形成有氧化膜的一侧接合单晶硅基板后，通过施加 热处理，基板间的接合通过原子彼此的结合强固，并且在剥离层中通过热处理能够剥离。由 此，能够容易地得到M0S型单晶硅薄膜晶体管。专利文献1 日本国公报专利公报“特表平7-503557号公报(公表日1995年4 月13日)”专利文献2 日本国公开专利公报“特开2004-165600号公报(
公开日2004年6 月10日)”
发明内容
但是，在上述现有技术中，存在晶体管的特性变差这样的问题。具体而言，上述薄 膜晶体管为向栅极、源极、漏极3个端子施加电压从而动作的结构，因此沟道区域的电位为浮游状态(浮动状态)。因此，在容易受到周围的电场的影响，特别是在栅极长度短的晶体 管中，当漏极电压变大时，产生栅极附近的电位由于源极电场而下降的现象(DIBL:Drain Induced Barrier Lowering(漏致势垒降低效应))。由此，晶体管的阙值变化的短沟道现 象变得显著。像这样，产生如下问题在上述薄膜晶体管中，没有固定沟道区域的电位，因此 由于漏极电压的变化，沟道区域的电位变动，与此相伴，晶体管的阙值也变动。此外，在上述现有的技术中，在氢离子注入部(剥离层)中被剥离由此形成的剥离 面(界面)，成为凹凸状而平坦性差。也会因此产生晶体管特性变动的问题。可知成为晶 体管特性的指标的阙值电压，并不限定于上述的基板电位的变动所引起的影响，也会因薄 膜硅层的厚度而变化。因此，在如现有技术那样将单晶硅基板的一部分分离从而形成薄膜 晶体管时，界面变为凹凸状时，硅薄膜的膜厚不均勻，导致晶体管的阙值电压变动。为了抑 制这样的硅薄膜晶体管的膜厚的偏差，例如考虑通过研磨等将上述界面平坦化，但存在难 以对应大型基板等的技术上的问题，高精度地抑制上述界面的平坦度是非常困难的。如上所述，在上述现有的技术中，存在晶体管的阙值电压变动等晶体管的特性变 差这样的问题。本发明是鉴于上述问题而完成的，其目的在于，提供一种通过抑制薄膜晶体管的 特性变动能够实现高性能化的半导体装置和包括该半导体装置的显示装置。为了解决上述问题，本发明的半导体装置是通过在剥离层剥离一部分而形成的包 含场效应型晶体管的第一基板与第二基板相互贴合而构成的半导体装置，该半导体装置的 特征在于，与上述第一基板的上述场效应型晶体管的沟道区域为同一导电型、并且比该沟 道区域高浓度的高浓度杂质区域，与该沟道区域电连接而形成，以使得该沟道区域的电位 被固定。本发明的半导体装置，如上所述，由剥离层剥离一部分而形成的包含场效应型晶 体管(例如，CMOS晶体管)的第一基板、与例如玻璃基板等第二基板相互贴合而构成。在这样的半导体装置中，根据上述结构，例如与构成CMOS晶体管的NM0S晶体管的 沟道区域为同一导电型(P型)、并且比该沟道区域高浓度的P型高浓度杂质区域，与该沟道 区域电连接而形成，以使得该沟道区域的电位被固定。此外，在PM0S晶体管中，与其沟道区 域为同一导电型(N型)，并且比该沟道区域高浓度的N型高浓度杂质区域，与该沟道区域电 连接而形成，以使得该沟道区域的电位被固定。另外，沟道区域是指，包含形成于栅极下的 沟道的半导体区域。由此，在现有技术中，能够将变为浮游状态的沟道区域的电位固定，因此能够抑制 晶体管的阙值的变动。具体而言，例如在NM0S晶体管中，与沟道区域为同一导电型的N型 高浓度杂质区域与源极电极电连接，由此沟道区域和源极区域通过N型高浓度杂质区域电 连接。由此，沟道区域的电位与源极区域的电位相同，因此沟道区域的电位不会因漏极电压 的变化等而变动从而被固定。因此，能够抑制晶体管的阙值的变动。像这样，能够抑制晶体管的阙值的变动，因此能够抑制晶体管的特性变动，能够实 现半导体装置的高性能化。本发明的半导体装置，优选在上述半导体装置中，上述高浓度杂质区域在上述场 效应型晶体管的源极区域内形成。根据上述的结构，高浓度杂质区域在源极区域内形成，因此通过高浓度杂质区域，能够将沟道区域和源极区域容易地电连接。由此，能够将沟道区域的电位固定在与源极区 域的电位相同的电位。本发明的半导体装置优选在上述半导体装置中，上述高浓度杂质区域，在上述源 极区域内与上述沟道区域邻接形成。由此，能够进一步容易地将沟道区域和源极区域电连接。本发明的半导体装置优选在上述半导体装置中，上述高浓度杂质区域，在上述源 极区域内，以不与上述沟道区域邻接的方式形成。高浓度杂质区域，在源极区域内，即使与沟道区域不邻接地形成，也能够将沟道区 域与源极区域电连接，因此能够提高设计的自由度。本发明的半导体装置优选在上述半导体装置中，在上述场效应型晶体管的上述 沟道区域形成的硅层的膜厚比上述沟道区域的最大耗尽层宽度厚。由此，在施加栅极电压从而形成沟道时，在沟道正下方残留有与高浓度杂质区域 相同导电型的层，因此遍及沟道区域整体，能够更加可靠地固定沟道电位。本发明的半导体装置优选在上述半导体装置中，上述场效应型晶体管包括NM0S 晶体管和PM0S晶体管中的至少任意一方。本发明的半导体装置优选在上述半导体装置中，上述第一基板包含单晶硅半 导体、或者选自IV族半导体、II-VI族化合物半导体、III-V族化合物半导体、IV-IV族化合 物半导体、含有它们的同族元素的混晶和氧化物半导体中的至少一个。本发明的半导体装置优选在上述半导体装置中，上述高浓度杂质区域和上述源 极区域，与源极电极电连接。由此，能够将沟道区域的电位固定在与源极区域的电位相同的电位。本发明的半导体装置优选在上述半导体装置中，上述高浓度杂质区域接地。由此，能够将沟道区域的电位固定为接地电平。本发明的半导体装置优选在上述半导体装置中，上述第二基板为玻璃基板。本发明的显示装置，其特征在于，包括上述任意的半导体装置。由此，能够提供通过抑制薄膜晶体管的特性变动能够实现高性能化的显示装置。本发明的其他目的、特征和优异之处由下面所示的记载会充分明确。此外，本发明 的优点通过参照附图的下面的说明将更加明白。
图1是表示本发明的半导体装置的一个实施方式的截面图。图2是示意性地表示图1所示的半导体装置的NM0S晶体管的另一个结构的俯视 图。图3是用于说明在图1所示的半导体装置的制造工序中，形成热氧化膜(2)的工 序的截面图。图4是用于说明在图1所示的半导体装置的制造工序中，注入N型杂质元素(4) 的工序的截面图。图5是用于说明在图1所示的半导体装置的制造工序中，注入P型杂质元素(5) 的工序的截面图。
图6是用于说明在图1所示的半导体装置的制造工序中，形成N阱区域(7)和P 阱区域(8)的工序的截面图。图7是用于说明在图1所示的半导体装置的制造工序中，形成氮化硅膜(9)和热 氧化膜(6)的图案化工序的截面图。图8是用于说明在图1所示的半导体装置的制造工序中，形成L0C0S氧化膜(10) 的工序的截面图。图9是用于说明在图1所示的半导体装置的制造工序中，形成氧化膜(11)的工序 的截面图。图10是用于说明在图1所示的半导体装置的制造工序中，形成抗蚀剂(12)的工 序的截面图。图11是用于说明在图1所示的半导体装置的制造工序中，形成抗蚀剂(14)的工 序的截面图。图12是用于说明在图1所示的半导体装置的制造工序中，形成栅极氧化膜(16) 的工序的截面图。图13是用于说明在图1所示的半导体装置的制造工序中，形成栅极电极(17)工 序的截面图。图14是用于说明在图1所示的半导体装置的制造工序中，形成N型低浓度杂质区 域(20)的工序的截面图。图15是用于说明在图1所示的半导体装置的制造工序中，形成P型低浓度杂质区 域(23)的工序的截面图。图16是用于说明在图1所示的半导体装置的制造工序中，形成Si02侧壁(24)的 工序的截面图。图17是用于说明在图1所示的半导体装置的制造工序中，形成N型高浓度杂质区 域(27p)的工序的截面图。图18是用于说明在图1所示的半导体装置的制造工序中，形成P型高浓度杂质区 域(30n)的工序的截面图。图19是用于说明在图1所示的半导体装置的制造工序中，形成平坦化膜(31)的 工序的截面图。图20是用于说明在图1所示的半导体装置的制造工序中，形成剥离层(33)的工 序的截面图。图21是用于说明在图1所示的半导体装置的制造工序中，形成金属电极(36)的 工序的截面图。图22是用于说明在图1所示的半导体装置的制造工序中，贴合玻璃基板(38)的 工序的截面图。图23是用于说明在图1所示的半导体装置的制造工序中的剥离工序的截面图。图24是用于说明在图1所示的半导体装置的制造工序中，形成保护膜(39)的工 序的截面图。图25是用于说明在图1所示的半导体装置的制造工序中，形成金属配线(41)的 工序的截面图。
图26是表示本发明的半导体装置的-
符号说明
1半导体基板(第一基板)
2玻璃基板(第二基板)
3CM0S 晶体管
3n NM0S晶体管
3p PM0S晶体管
4 L0C0S氧化膜
5保护膜
10半导体装置
30n、30p源极区域
31n、31p栅极电极
32n、32p源极电极
33n、33p漏极电极
34n、34p栅极氧化膜
35n、35p沟道区域
36n、36p接触孔
37n、38pN型高浓度杂质区域
37p、38nP型高浓度杂质区域
39nP型高浓度杂质区域
39pN型高浓度杂质区域
33剥离层
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具体实施例方式参照图1至图26对本发明的实施方式进行说明如下。本发明的半导体装置在绝缘基板上形成有M0S型的薄膜晶体管(TFT)，例如，被作 为构成有源矩阵驱动的显示装置的显示面板使用。M0S型的薄膜晶体管(M0S晶体管)由半导体层、栅极电极、栅极氧化膜、和形成 于栅极两侧的高浓度杂质区域等构成，是利用栅极电极调制栅极下的半导体层的载流子浓 度，控制在源极-漏极间流动的电流的一般的晶体管。在M0S晶体管中，存在N沟道型M0S 晶体管、P沟道型M0S晶体管、和将它们组合而成的C0MS晶体管，但多使用具有消耗电力低 且即使在低电压下也动作等特征的C0MS晶体管。在本实施方式中，以CMOS晶体管的结构为例进行说明。图1是表示具有CMOS晶 体管3的半导体装置10的结构的截面图。半导体装置10由半导体基板(第一基板)1、作为绝缘基板的玻璃基板(第二基 板)2相互贴合而构成。半导体基板1能够使用现有公知的技术等制造，包含CMOS晶体管3而构成。CMOS 晶体管3由N沟道型M0S晶体管(以下，记为NM0S晶体管3n)和P沟道型M0S晶体管(以 下，记为PM0S晶体管3p)以通过形成于两者之间的L0C0S氧化膜4而相互分离的状态构成。关于该半导体基板1的制造方法将在后面叙述。另外，半导体基板1包括单晶硅半导体或选自以下的至少一个而构成IV族半导 体、II-VI族化合物半导体、III-V族化合物半导体、IV-IV族化合物半导体、包括它们的同 族元素的混晶、和氧化物半导体。玻璃基板2是一般的光透过性(非晶质高应变点)的无碱性玻璃基板。在本实施方式的NM0S晶体管3n和PM0S晶体管3p中，分别形成为与沟道区域为 同一导电型、并且比该沟道区域高浓度的高浓度杂质区域与该沟道区域电连接，以使得该 沟道区域的电位被固定。关于该结构，使用图1在下面具体地进行说明。NM0S晶体管3n包括栅极电极31n、源极电极32n、漏极电极33n。在栅极电极31n 的相对侧，换言之，相对于栅极氧化膜34n在与形成栅极电极31n的一侧相反的一侧，形成 有P型低浓度杂质的沟道区域35n。栅极电极32n，通过接触孔36n与N型高浓度杂质区域 37n电连接。漏极电极33n通过接触孔36n与N型高浓度杂质区域38n电连接。进一步，在本实施方式的NM0S晶体管3n中，与沟道区域35n同一导电型(这里为 P型)，并且比沟道区域35n高浓度的杂质区域即P型高浓度杂质区域39n，以与沟道区域 35n电连接的方式形成。并且，在图1所示的结构中，P型高浓度杂质区域39n，在源极区域 30n内与N型高浓度杂质区域37n邻接形成，通过接触孔36n与源极电极32n电连接。另外，在半导体装置10的表面形成有保护膜5，确保电绝缘性。这里，在现有的半导体装置中，沟道区域变为电位没有被固定的浮游状态(浮动 状态)，因此引起了晶体管的阙值电压变动这样的问题。这一点，根据图1所示的结构，沟道区域35n和源极区域30n通过P型高浓度杂质 区域39n电连接，因此沟道区域35n的电位与源极区域30n的电位相同。因此，沟道区域35n 的电位不会因漏极电压的变化等变动从而被固定。由此，能够抑制晶体管的阙值的变动。关于PM0S晶体管3p也与NM0S晶体管的结构相同，PM0S晶体管3p包括栅极电 极31p、源极电极32p、漏极电极33p。在栅极电极31p的相对侧，换言之，相对于栅极氧化膜 34p而言在与形成栅极电极31p的一侧相反的一侧，形成有N型低浓度杂质区域的沟道区域 35p。源极电极32p通过接触孔36p与P型高浓度杂质区域37p电连接。漏极电极33p通 过接触孔36p与P型高浓度杂质区域38p电连接。进一步，在本实施方式的PM0S晶体管3p中，与沟道区域35p同一导电型(这里为N 型)，并且比沟道区域35p高浓度的杂质区域即N型高浓度杂质区域39p以与沟道区域35p 电连接的方式形成。在图1所示的结构中，N型高浓度杂质区域39p，在源极区域30p内，与 P型高浓度杂质区域37p邻接地形成，通过接触孔36p与源极电极32p电连接。 根据该结构，通过N型高浓度杂质区域39p，沟道区域35p和源极区域30p电连接， 因此沟道区域35p的电位与源极区域30p的电位相同。因此，沟道区域35p的电位不会因 漏极电压的变化等而变动从而被固定。由此能够抑制晶体管的阙值的变动。如上所述，在本实施方式的半导体装置中，与沟道区域为同一导电型，并且比沟道 区域高浓度的杂质区域(下面，也称为同一导电型高浓度杂质区域)，与沟道区域电连接地 形成，由此固定沟道区域的电位。在图1中，表示该具体的结构的一个例子，但并不限定于此，也可以为其他结构。 例如在图1所示的结构中，源极电极也可以接地，此外，也可以仅同一导电型高浓度杂质区
8域接地。此外，同一导电型高浓度杂质区域也可以与沟道区域邻接形成，具体而言例如，在 图2所示的NMOS晶体管中，P型高浓度杂质区域39η也可以在与栅极电极31η、栅极区域 37η和漏极区域38η的并列方向正交的方向上形成。在此结构中，能够取得如下效果能够 缩短MOS晶体管的沟道区域的长边方向的尺寸。像这样，形成有同一导电型高浓度杂质区域的部位，没有特别限定，但只要与沟道 区域电连接即可，因此也可以不在源极区域内。此外，同一导电型高浓度杂质区域也可以固 定为任意的电位。另外，形成于沟道区域的硅层的膜厚，优选比沟道区域的最大耗尽层(cbpletion layer)宽度厚。由此，施加栅极电压从而形成沟道时，在沟道正下方残留有与高浓度杂质区 域相同导电型的层，因此遍及沟道区域整体，能够更加可靠地固定沟道电位。(半导体装置的制造方法)在此，对于半导体装置10的制造方法，使用图3 图25说明如下。另外，在以下 的制造方法的说明和对应的各附图中，为了说明方便，标注与对图1中所示的部件号码不 同的号码，根据需要，标记对应的图1中所示的部件号码。在硅基板1上，例如形成30nm左右的热氧化膜2(图3)。热氧化膜2在后面工序 的离子注入工序中，以防止硅基板1的表面的污染为目的形成，未必是必须的。以抗蚀剂3作为掩模，向作为抗蚀剂3的开口区域的N阱形成区域通过离子注入 来注入N型杂质元素4 (例如，磷)(图4)。作为杂质元素，使用例如磷元素，将注入能量设 定为50 150KeV左右，并且使剂量为1E12 lE13cnT2左右。此时，在下一工序中将P型 杂质注入硅基板1上的整个面的情况下，考虑被P型杂质打消的相应量，设定追加N型杂质 元素的注入量。在将抗蚀剂3除去后，向硅基板1的整个面上离子注入P型杂质元素5 (例如硼) (图5)。作为杂质元素，例如使用硼，使注入能量为10 50KeV左右，并且，使剂量为1E12 lE13cm_2左右。另外，与硼相比，磷对于热处理在硅中的扩散系数小，因此也可以对硼元素 在注入前进行热处理，预先使磷在硅基板中适当地扩散。此外，在N阱区域中以利用P型杂 质打消N型杂质的方式，在N阱区域上形成抗蚀剂后，也可以注入P型杂质元素5。另外，在 此情况下，不需要考虑在N阱区域中的N型杂质注入时由P型杂质造成的打消。在除去热氧化膜2后，通过在氧化气氛中实施900 1000°C左右的热处理，形成 30nm左右的厚度的热氧化膜6，并且使注入到N阱区域和P阱区域的杂质元素扩散，形成N 阱区域7和P阱区域8(图6)。通过CVD (Chemical Vapor D印osition ；化学气相生长法)等，仅形成200nm左右 的厚度的氮化硅膜9后，进行氮化硅膜9和热氧化膜6的图案化(图7)。在氧气气氛中利用900 1000°C左右的热处理进行LOCOS氧化，形成仅200 500nm左右的厚度的LOCOS氧化膜10 (图1的LOCOS氧化膜4)(图8)。LOCOS氧化膜10， 为元件分离用，但LOCOS氧化膜以外的方法，例如用STI (Shallow Trench Isolation 浅沟 槽隔离)等也可以进行元件分离。在一旦除去氮化硅膜9和热氧化膜6后，在氧气气氛中进行1000°C左右的热处理， 形成20nm左右的厚度的氧化膜11 (图9)。
以PM0S晶体管形成区域开口的方式形成抗蚀剂12(图10)。接着，通过离子注入 将用于设定PM0S晶体管的阙值电压的杂质元素13导入N阱区域7。例如，作为离子注入条 件，将作为P型杂质的硼以10 50KeV、lE12 5E12/cm2的剂量进行注入。另外，由栅极 电极材料和导电类型注入的杂质，也存在磷、砷等N型杂质的情况。与各工艺条件相应地设 定N型/P型杂质及其沟道注入量。以NM0S晶体管区域开口的方式形成抗蚀剂14(图11)。接着，通过离子注入将用 于设定NM0S晶体管的阙值电压的杂质元素15导入P阱区域8。例如，将作为P型杂质的硼 以10 50KeV、l 5E12/cm2的剂量进行注入。另外，与PM0S晶体管同样，由栅极电极材料 和导电类型注入的杂质，也存在磷、砷元素等N型杂质的情况。与各工艺条件一致地设定N 型/P型杂质及其沟道注入量。在一旦除去抗蚀剂14和热氧化膜11后，在氧气气氛中进行1000°C左右的热处理， 形成仅10 20nm左右的厚度的栅极氧化膜16(图1的栅极氧化膜34n、34p)(图12)。形成NM0S晶体管和PM0S晶体管的栅极电极17(图1的栅极电极31n、31p)。栅极 电极17在利用CVD等使300nm左右的厚度的多晶硅堆积后，通过将磷等N型杂质扩散等将 其导入栅极电极17内从而形成矿多晶硅后，进行图案化而形成(图13)。以NM0S晶体管形成区域开口的方式形成抗蚀剂18，将栅极电极17作为掩膜，将磷 等N型杂质元素19离子注入，从而形成N型低浓度杂质区域20 (图14)。N型杂质，例如为 磷元素，其离子注入条件，例如为剂量5E12 5E13cm_2左右。另外，在图14中，用栅极电极 17下的部件号码“15”表示的半导体区域表示沟道区域。以PM0S晶体管形成区域开口的方式形成抗蚀剂21，将栅极电极17作为掩膜，将 硼等P型杂质元素22离子注入，从而形成P型低浓度杂质区域23 (图15)。P型杂质，例如 为硼元素，其离子注入条件，例如为剂量5E12 5E13cm_2左右。另外，硼的热扩散系数大， 因此在仅通过由后面工序的对PM0S晶体管注入P型高浓度杂质而注入的硼的热扩散，能够 形成PM0S低浓度杂质区域的情况下，也可以未必进行P型低浓度杂质注入。另外，在图15 中，用栅极电极17下的部件号码“13”表示的半导体区域表示沟道区域。在利用CVD等形成Si02膜后，进行各向异性干蚀刻，在栅极电极17的两侧壁形成 Si02 侧壁 24 (图 16)。以NM0S晶体管形成区域开口的方式形成抗蚀剂25，将栅极电极17和侧壁24作为 掩膜，将磷等N型杂质元素26离子注入，形成N型高浓度杂质区域27 (图1的N型高浓度 杂质区域37n、38n)。此时，同时在与PM0S晶体管的源极区域相当的部分也形成N型高浓度 杂质区域27p (图1的N型高浓度杂质区域39p)(图17)。由此，在PM0S晶体管的沟道区域 为N型导电型的情况下，能够固定沟道区域的电位。此外，为了将NM0S晶体管的源极区域 内的电位固定，在形成P型高浓度杂质区域的部分事先形成抗蚀剂25n，使得不注入N型高 浓度杂质。以PM0S晶体管形成区域开口的方式形成抗蚀剂28，将栅极电极17和侧壁24作为 掩膜，将硼等P型杂质元素29离子注入，形成P型高浓度杂质区域30 (图1的P型高浓度 杂质区域37p、38p)。此时，同时在与NM0S晶体管的源极区域相当的部分也形成P型高浓 度杂质区域30n(图1的P型高浓度杂质区域39n)(图18)。由此，在NM0S晶体管的沟道 区域为P型导电型的情况下，能够固定沟道区域的电位。此外，为了将PM0S晶体管的源极区域内的电位固定而在形成N型高浓度杂质区域的部分事先形成抗蚀剂28p，使得不注入P 型高浓度杂质。其后，进行活性化热处理，进行离子注入后的杂质元素的活性化。作为热处 理，例如在900°C下进行10分钟的处理。在形成Si02等绝缘膜后，利用CMP等形成平坦化膜31 (图19)。通过离子注入将包含氢、或He、Ne等非活性元素的至少一个的剥离用物质32注入 到硅基板1中，形成剥离层33 (图20)。作为注入条件，例如在氢的情况下、设剂量为2E16 lE17cnT2，设注入能量为100 200KeV左右。在形成层间绝缘膜34后，使接触孔35开口，形成金属电极36 (图1的栅极电极 32n、32p，漏极电极33n、33p)(图21)。另外，使玻璃用物质32的离子注入前形成的平坦化 膜31的膜厚加厚，由此也可以不形成层间绝缘膜34而形成接触孔35、金属电极36。在形成绝缘膜37后，利用CMP等使表面平坦化，利用SC1等将绝缘膜37的表面洗 净后，通过范德华力(Van der ffaals force)或氢键结合等贴合(图22)在同样利用SC1 洗净的玻璃基板38。此外，SC1洗净液，由氨气、过氧化氢、和水构成，为了使对象物的表面 为亲水性而使用。通过进行400 600°C左右的热处理，沿着剥离层33将硅基板1分离，NM0S晶体 管、PM0S晶体管移动到玻璃基板38上(图23)。在利用蚀刻等将剥离层33除去后到L0C0S氧化膜10露出为止，对半导体层进行 蚀刻，从而进行元件分离。另外，到L0C0S氧化膜10露出为止，对半导体层进行蚀刻的工序 未必是必须的。其后，为了对露出的半导体表面进行保护，确保电绝缘性，因此形成保护膜 39(图1的保护膜5)(图24)。最后，在形成接触孔40后，通过形成金属配线41，在基板彼此的贴合前能够进行 与在玻璃基板38上预先做成的有源元件或无源元件等电元件42的电连接(图25)。图26表示利用上述的方法制造的半导体装置10的俯视图。图24的PM0S晶体管 的截面图相当于沿着图26的A-A'线的截面图，NM0S晶体管的截面图相当于沿着图26的 B-B'的截面图。半导体装置10通过NM0S晶体管和PM0S晶体管，构成CMOS晶体管。具体 而言，被施加输入电压的金属配线36i通过接触部35g与NM0S晶体管的栅极电极17n和 PM0S晶体管的栅极电极17p电连接。NM0S晶体管和PM0S晶体管的漏极电极与取出输出电 压的金属配线36o电连接。另外，本发明的半导体装置，是通过氢等的剥离层剥离一部分而由此形成的包含 场效应型晶体管的第一基板、和第二基板相互贴合而构成的半导体装置，在上述第一基板 的上述场效应型晶体管的沟道区域的与栅极电极形成侧相反的一侧(特别是，远离栅极电 极的一侧)的半导体表面区域为同一导电型、并且比该半导体表面区域高浓度的高浓度杂 质区域，也可以以将该沟道区域的电位固定的方式，通过与该高浓度杂质区域为同一导电 型的半导体区域(源极区域下的区域)，与该半导体表面区域电连接地形成。本发明并不限定于上述的实施方式，但能够在权利要求所示的范围内进行各种变 更。即，将在权利要求的范围内进行适当变更的技术手段组合而得的实施方式也包含在本 发明的技术范围中。本发明的半导体装置，如上所述，构成为与上述第一基板的上述场效应型晶体管 的沟道区域为同一导电型、并且比该沟道区域高浓度的高浓度杂质区域，以将该沟道区域的电位固定的方式，与该沟道区域电连接地形成。此外，本发明的显示装置包括上述半导体装置。因此，发挥如下效果能够提供一种通过抑制薄膜晶体管的特性变动能够达到高 性能化的半导体装置、和包括该半导体装置的显示装置。在发明的详细的说明项中完成的具体的实施方式或实施例，不过是为了使本发明 的技术内容明确而提出的，本发明不应被仅限定于这样的具体例子而侠义地解释，在本发 明的精神和权利要求的范围内，能够进行各种变更。工业上的可利用性本发明能够抑制晶体管的特性变动，因此尤其是能够适当地使用于有源矩阵驱动 的显示装置。
权利要求
一种半导体装置，其由第一基板与第二基板相互贴合而构成，所述第一基板通过在剥离层剥离一部分而形成，且包含场效应型晶体管，所述半导体装置的特征在于与所述第一基板的所述场效应型晶体管的沟道区域为同一导电型、并且比该沟道区域高浓度的高浓度杂质区域，与该沟道区域电连接而形成，以使得该沟道区域的电位被固定。
2.如权利要求1所述的半导体装置，其特征在于所述高浓度杂质区域，在所述场效应型晶体管的源极区域内形成。
3.如权利要求2所述的半导体装置，其特征在于所述高浓度杂质区域，在所述源极区域内，与所述沟道区域邻接形成。
4.如权利要求2所述的半导体装置，其特征在于所述高浓度杂质区域，在所述源极区域内，以不与所述沟道区域邻接的方式形成。
5.如权利要求1至4中任一项所述的半导体装置，其特征在于在所述场效应型晶体管的所述沟道区域形成的硅层的膜厚，比所述沟道区域的最大耗尽层宽度厚。
6.如权利要求1至5中任一项所述的半导体装置，其特征在于 所述场效应型晶体管，包括NM0S晶体管和PM0S晶体管的至少任意一方。
7.如权利要求1至6中任一项所述的半导体装置，其特征在于所述第一基板包含单晶硅半导体、或者选自IV族半导体、II-VI族化合物半导体、 III-V族化合物半导体、IV-IV族化合物半导体、含有它们的同族元素的混晶和氧化物半导 体中的至少一个。
8.如权利要求1至7中任一项所述的半导体装置，其特征在于 所述高浓度杂质区域和所述源极区域，与源极电极电连接。
9.如权利要求1至8中任一项所述的半导体装置，其特征在于 所述高浓度杂质区域接地。
10.如权利要求1至9中任一项所述的半导体装置，其特征在于 所述第二基板是玻璃基板或单晶硅基板。
11.一种显示装置，其特征在于包括权利要求1至10中任一项所述的半导体装置。
全文摘要
本发明提供一种半导体装置和显示装置。该半导体装置(10)通过由剥离层剥离一部分而形成的包含CMOS晶体管(3)的半导体基板(1)与玻璃基板(2)相互贴合而构成。与NMOS晶体管(3n)的沟道区域(35n)同一导电型的P型、并且比沟道区域(35n)高浓度的p型高浓度杂质区域(39n)，与沟道区域(35n)电连接而形成，以使得沟道区域(35n)的电位被固定。与PMOS晶体管(3p)的沟道区域(35p)同一导电型的N型、并且比沟道区域(35p)高浓度的N型高浓度杂质区域(39p)，与沟道区域(35p)电连接而形成，以使得沟道区域(35p)的电位被固定。由此，提供一种通过抑制薄膜晶体管的特性变动能够实现高性能化的半导体装置和包括该半导体装置的显示装置。
文档编号H01L27/12GK101878534SQ20088011704
公开日2010年11月3日 申请日期2008年9月19日 优先权日2008年1月21日
发明者多田宪史, 福岛康守, 高藤裕 申请人:夏普株式会社