专利名称：用于形成具有含碳区域的功率器件的结构和方法
技术领域：
本发明通常涉及半导体技术，更具体地涉及具有碳掺杂区域的半导体功率器件以 及形成该半导体功率器件的方法。
背景技术：
通常，η-沟道沟槽栅极功率MOSFET包括其上形成有η型外延层的η型基板。该 基板包括有MOSFET的漏极。ρ型本体区延伸到外延层中。沟槽延伸通过本体区并进入被本 体区和基板限定的外延层的部分(通常称作漂移区)中。栅极电介质层(栅极介电层)形 成在每个沟槽的侧壁和底部上。源极区位于沟槽的侧面。重本体区形成在邻近的源极区之 间的本体区内。栅电极(例如，来自多晶硅)填充沟槽并且包括有MOSFET的栅极。电介质 帽覆盖沟槽并且还部分地在源极区上方延伸。顶侧金属层电接触源极区和重本体区。底侧 金属层接触基板。在这样的常规功率器件中，获得更高的击穿电压经常以更高的导通电阻(Rdson) 为代价而达到。因此，对在没有不利地影响其它器件特性的情况下改善功率器件的击穿电 压的技术存在需要。
发明内容
根据本发明的一个实施方式，场效应晶体管(FET)包括在第二导电类型的半导体 区上方的第一导电类型的本体区。本体区与半导体区形成ρ-η结。第二导电类型的源极区 在本体区上方延伸。源极区与本体区形成Ρ-η结。栅电极邻近于本体区延伸但是通过栅极 电介质与本体区绝缘。含碳区域在本体区下面的半导体区中延伸。在一个实施方式中，半导体区进一步包括含碳区域在其上方延伸的基板、以及在 含碳区域与本体区之间延伸的第二导电类型的漂移区。基板具有比漂移区更大的掺杂浓 度。在另一个实施方式中，含碳区域与基板直接接触并与本体区隔开。在另一个实施方式中，每个栅电极设置在邻近本体区延伸并终止于半导体区内的 沟槽中。在另一个实施方式中，每个沟槽进一步包括设置在栅电极下面的屏蔽电极。栅电 极和屏蔽电极通过电极间电介质层而彼此绝缘。 在另一个实施方式中，每个沟槽包括在栅电极下面沿着沟槽的底部延伸的厚的底 部电介质(thick bottom dielectric) 0 在另一个实施方式中，栅电极在半导体区和本体区上方横向延伸并且与源极区重
4叠。在另一个实施方式中，全部含碳区域在沟槽下面延伸。在另一个实施方式中，含碳区域邻接沟槽的侧壁。在另一个实施方式中，含碳区域具有第二导电类型。根据本发明的一个实施方式，形成场效应晶体管(FET)的方法包括在基板上方形 成含碳区域。在含碳区域上方形成外延层。外延层具有比基板更低的掺杂浓度。在外延层 中形成第一导电类型的本体区。外延层具有第二导电类型并且与本体区形成p-n结。邻近 于本体区但是与本体区绝缘而形成栅电极。在本体区中形成第二导电类型的源极区。源极 区与本体区形成p-n结。在一个实施方式中，含碳区域外延形成。在另一个实施方式中，含碳区域与基板直接接触。在另一个实施方式中，含碳区域具有第二导电类型。在另一个实施方式中，形成延伸到半导体区中的沟槽。该沟槽容纳栅电极。
在另一个实施方式中，全部含碳区域在沟槽下面延伸。在另一个实施方式中，沟槽延伸到含碳区域中。
图1A-1C是示出了根据本发明一个实施方式的用于形成屏蔽栅极沟槽功率 MOSFET的示例性方法的简化剖视图；图ID是示出了根据本发明一个实施方式的在含碳层中的示例性碳浓度分布的示 意图；图2是示出了根据本发明另一个实施方式的示例性屏蔽栅极沟槽功率MOSFET的 简化剖视图；图3是示出了根据本发明一个实施方式的示例性沟槽栅极功率MOSFET的简化剖 视图；图4是根据本发明一个实施方式的示例性平面栅极MOSFET的简化剖视图；以及图5A-5D是示出了根据本发明又一个实施方式的用于形成屏蔽栅极沟槽功率 MOSFET的示例性方法的简化剖视图。
具体实施例方式根据本发明的实施方式，披露了涉及集成电路以及它们的加工的技术。更具体地， 本发明提供了用于包括含碳层的功率场效应晶体管(FET)的方法和器件。含碳层被构造成 提供更高的击穿电压以及下面更充分地描述的其它有利特征。仅举例来说，已经在沟槽功 率MOSFET的范围内描述了本发明，但是应当认识到，本发明具有更宽范围的适用性。例如， 本发明可以应用于平面功率MOSFET以及沟槽栅极和平面栅极IGBT。取决于实施方式，含碳层可以形成在沟槽栅极FET的漂移区中。可替换地，含碳层 可以邻接延伸到漂移区中的沟槽的侧壁。在一些实施方式中，含碳层具有梯度分布以允许 从邻近的硅区的平滑过渡。上述特征可以在本文描述的一个或多个实施方式以及它们的明 显变型中。鉴于本申请披露的内容，本领域普通技术人员会认识到许多变型、更改以及替代
5方式。图1A-1C是示出了根据本发明一个实施方式的用于形成屏蔽栅极沟槽功率 MOSFET的示例性方法的简化剖视图。在图IA中，在基板100上方形成含碳层104。例如， 基板100可以是硅基板，III-V族化合物基板，硅/锗(SiGe)基板，外延基板，绝缘体上硅 (SOI)基板，显示器基板诸如液晶显示器(LCD)、等离子体显示器、电发光(EL)灯显示器，或 发光二极管(LED)基板。示出的实施方式是η-沟道M0SFET，并且基板100可以包括η型掺 杂剂诸如磷、砷和/或其它第V族元素。在一些实施方式中，含碳层104可以是含碳硅外延层、含碳硅_锗外延层、或它们 的各种组合。在一些实施方式中，含碳层104可以通过外延工艺来形成。外延工艺可以使 用诸如硅烷(SiH4)的含硅前体和诸如链烷(例如，丙烷)的含碳前体来形成含碳层104。 在一些实施方式中，含碳前体可以具有在约1标准立方厘米/分钟(sccm)到约1，OOOsccm 之间的流速。在一些实施方式中，含碳层104可以具有在约IXlO18到约IXlO21之间的碳 浓度。对于示出的η-沟道MOSFET实施方式，含碳层104可以包括η型掺杂剂诸如磷、砷和 /或其它第V族掺杂剂。在一些实施方式中，含碳层104可以具有在约500 A到约5 μ m之 间的厚度。在其它实施方式中，含碳层104可以具有约Ιμπι的厚度。在图IB中，在含碳层104上方形成η型外延层105。在一些实施方式中，外延层 105可以是硅外延层、硅-锗外延层、或它们的组合。外延层105可以具有η型掺杂剂如磷、 砷和/或其它第V族掺杂剂。在一些实施方式中，含碳层104和外延层105通过不同的工艺形成。在其它实施 方式中，含碳层104和外延层105以一个工艺形成。例如，在形成含碳层104的过程中，在 工艺处理室内加入含碳前体例如丙烷用于与硅前体相互作用。在形成含碳层104之后，含 碳前体的流量降低和/或关闭，使得在含碳层104上形成其中具有很少或没有碳的外延层 105。在图IC中，可以在外延层105之内或者之上形成ρ型本体区106。在一些实施方 式中，可以通过在外延层105中注入掺杂剂来形成本体区106。在其它实施方式中，可以通 过外延工艺在外延层105上方形成本体区106。使用常规技术来形成延伸通过本体区106 并终止于被本体区106和基板100限定的外延层105的区域内的沟槽102。被本体区106 和基板100限定的外延层105的区域通常称作漂移区。使用已知工艺来形成为沟槽102的 底部和下部侧壁加衬的屏蔽电介质层101。使用常规技术在每个沟槽102的底部部分中形成屏蔽电极110(例如，包括掺杂或 未掺杂的多晶硅)。使用常规技术在每个沟槽中形成在屏蔽电极110上方延伸的电极间电 介质103 (例如，包括氧化物)。使用已知技术来形成为上部沟槽侧壁加衬的栅极电介质层 107。在一些实施方式中，栅极电介质层107比屏蔽电介质层101更薄。使用常规方法在每 个沟槽102的上部部分中形成栅电极115。使用已知技术在邻近沟槽的本体区106中形成 η型源极区120。栅极电介质107可以包括例如氧化物、氮化物、氧氮化物、电介质材料、高k电介 质材料或它们的各种组合。在一些实施方式中，高k电介质可以是氧化铝(A1203)、氧化 铪(HfO2)、氧氮化铪(HfON)、硅酸铪(HfSiO4)、氧化锆(&02)、氧氮化锆(ZrON)、硅酸锆 (ZrSiO4)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化铈(CeO2)、氧化钛(TiO2)、氧化钽(Ta2O5)、或它们的组合中的一种或多种。栅极电介质107可以通过例如化学气相沉积(CVD)工艺、物 理气相沉积(PVD)工艺或其它已知工艺来形成。栅电极115可以包括例如多晶硅；非晶硅； 含金属材料诸如Ru、Ti、Ta、W、Hf ；金属氮化物堆栈栅极；金属氧化物栅极诸如RuO2或IrO2 ； 金属氮化物栅极诸如MoN、WN、TiN, TaN, TaAlN ；多晶SiGe ；栅极硅化物诸如CoSi2或NiSi ； 或它们的各种组合。可以通过例如CVD工艺、PVD工艺、电化学镀工艺、无电电镀工艺或其 它已知技术来形成栅电极115。在图IA中，电介质层125覆盖在栅电极115上面。电介质层125可以包括例如氧 化物、氮化物、氧氮化物、其它电介质材料或它们的各种组合。在一些实施方式中，电介质层 125可以是可通过例如CVD工艺形成的硼-磷硅酸盐玻璃(BPSG)层。虽然电介质层125 被示出为具有平坦的顶部表面，但是在一些实施方式中，电介质层125具有圆顶形状(dome shape)并且延伸出沟槽102且与源极区120重叠。接触开口 130形成在邻近的沟槽之间的本体区106的中央部分中。在一些实施方 式中，使用具有与开口 130相对应的图案的图案化掩模层来形成接触开口 130。图案化掩模 可以是例如图案化光致抗蚀剂层或图案化电介质层。P+重本体区165沿着每个接触开口 130的底部在本体区106中形成。重本体区165可以使用常规技术诸如通过接触开口 130 在本体区106中注入掺杂剂来形成。在基本上填充接触开口 130的结构上方形成顶侧源极互连层(没有完全示出)。 源极互连层使得沿着接触开口 230的底部与重本体区235直接接触，并且至少沿着接触开 口 130的侧壁与源极区120直接接触。源极互连层可以包括例如铜、钨、铝、铝铜、钛、钽、钴、 镍、钼、多晶硅、或它们的各种组合。源极互连层可以通过CVD工艺、PVD工艺、电化学镀工 艺和/或无电电镀工艺来形成。可以在基板100的背部上形成背部漏极互连层(未示出)。 漏极互连层可以包括与顶侧源极互连层类似的材料，并且可以以与顶侧源极互连层类似的 方式形成。虽然图1A-1C示出了仅一个沟槽102并且结构看起来是不对称的，但是应当理解， 本文示出和描述的剖视图所对应的设计是基于单元的设计，其中一个单元被重复多次以形 成完整的器件。在图IC中，含碳层104可以直接位于外延层105之下或之内。在一些实施方式中， 含碳层104的底部表面(底面)109可以通过与基板100隔开而靠近。在其它实施方式中， 底部表面109可以直接接触基板100。如图IA所示，含碳层104的顶部表面(顶面)108在 沟槽102下面延伸。图ID是示出了根据本发明一个实施方式的在含碳层104中的示例性碳浓度分布 的曲线图。在一些实施方式中，含碳层104内的碳分布可以具有高斯分布曲线。在一些实 施方式中，含碳层104的顶部表面108附近的碳浓度为约1X1018。在其它的实施方式中， 含碳层104的底部表面109附近的碳浓度也为约1X1018。在又一个其它的实施方式中，含 碳层104的高斯分布曲线的峰值处的碳浓度为约1X1021。在又一个其它的实施方式中，含 碳层104具有梯度碳分布曲线以允许从邻近的硅区域的平滑过渡。例如，含碳层104的碳 浓度从含碳层104的底部表面109和顶部表面108逐渐增加以在层104的中心区域达到峰 值浓度。含碳层104有利地具有增加的能带间隙使得雪崩击穿电压被期望地增加。此外，
7含碳层104期望地增加了功率MOSFET的热导率。因此，在功率MOSFET的工作期间产生的 热可以通过含碳层104更快速地消散。虽然示出了含碳层104在沟槽102下面延伸，但是其可以被形成为向上更高地延 伸并且邻接沟槽102的侧壁。图2示出了这样的结构。除了含碳层104a形成为沿着沟槽 102的侧壁向上延伸外，图2中的结构基本上类似于图IC中的结构。如所示出的，含碳层 104a的顶部表面111邻近于本体区125，但是通过η型漂移区105b与本体区125分开。除 了含碳层104a比含碳层104更厚之外，用于形成含碳层104a的材料和方法类似于上面参 照图IC描述的含碳层104的那些材料和方法。图3是根据本发明另一个实施方式的示例性沟槽栅极MOSFET的简化剖视图。除了 没有在栅电极145下面形成屏蔽电极之外，该实施方式基本上与图IC中的实施方式类似。 代替地，在一些实施方式中比栅极电介质107更厚的电介质层(S卩，通常称作厚的底部电介 质TBO的电介质层)沿着沟槽的底部在栅电极145下面延伸。图4是根据本发明又一个实施方式的示例性平面MOSFET的简化剖视图。图4中 的结构是图3所示的沟槽栅极MOSFET的平面栅极变型，因此上面结合各个实施方式的含碳 层描述的许多相同的工艺和结构变型也适用于图4中的结构。在图4中，含碳层205在基板200上方延伸。在一些实施方式中，用于形成含碳层 205和基板200的材料和方法类似于图IC中的含碳层104和基板100。在含碳层205上方 形成η型外延层210。在一些实施方式中，在外延层210内形成含碳层205。用于形成外延 层210的材料和方法类似于图IC中的外延层105。使用已知技术在外延层210上方形成栅极电介质层215和栅电极220的堆栈。使 用常规技术在外延层210中形成本体区225。使用常规技术在本体区225中形成源极区 230。在本体区225中形成重本体接触开口并且随后用接触材料240来填充重本体接触开 口。接触材料240可以形成在结构上延伸但与栅电极220绝缘的顶侧源极互连层(未示 出)的一部分。图5A-5D是示出了根据本发明另一个实施方式的用于形成屏蔽栅极沟槽功率 MOSFET的示例性方法的简化剖视图。在图5Α中，可以在基板300上方形成外延层304。用 于形成基板300的材料和方法类似于图IA中的基板100。外延层304可以是掺杂的或未掺 杂的硅外延层或硅_锗外延层。在用于形成η型MOSFET的一些实施方式中，外延层304可 以具有磷、砷的掺杂剂或其它第V族掺杂剂。在图5Β中，可以实施碳注入工艺391以将碳注入到外延层304中以形成含碳层 304a。可以设计碳注入工艺391以形成具有与图1A-1D中的含碳层104类似的掺杂剂分布 的含碳层304a。在图5C中，在含碳层304a上方形成外延层305。在一些实施方式中，用于形成外 延层305的材料和方法可以类似于图IB中的外延层105。在图5D中，其中的沟槽结构和材 料以及本体区306、源极区320、重本体区165和接触开口 130均基本上类似于图IC中的那 些，并且可以使用与上面描述的那些技术类似的技术来形成这些区域和结构。虽然在本文中示出和描述的各个实施方式中，使用了仅一个含碳区域，但是在 结构中可以采用多个这样的区域。而且，本文中描述的根据本发明的技术并不限于任何 特定类型的晶体管并且可以在其中期望在器件中结合含碳层的各种器件中实施。例如，本领域技术人员可以更改图1A-1C中描述的工艺顺序以形成p-沟道屏蔽栅极沟槽栅极 MOSFET(即，除了颠倒所有硅区域的导电类型之外，晶体管在结构上类似于图IC中的晶体 管)；η-沟道屏蔽栅极沟槽IGBT (即，除了使用ρ型基板代替η型基板外，晶体管在结构上 类似于图IC中的晶体管)；ρ-沟道屏蔽栅极IGBT(即，除了基板保持为η型之外，晶体管在 结构上类似于图IC中的晶体管但具有相反导电性的硅区域)；图3中的沟槽栅极MOSFET的 P-沟道变型；图4中的沟槽栅极MOSFET的ρ-沟道和η-沟道IGBT变型；图4中的平面栅 极MOSFET的ρ-沟道和η-沟道IGBT变型；平面栅极和沟槽栅极同步FET (即，集成沟槽栅 极或屏蔽栅极或平面栅极MOSFET和肖特基整流器)；横向导电M0SFET(即，其中没有在顶 侧产生漏极接触的晶体管)的沟槽栅极和平面栅极变型以及所有上述器件(即，具有多列 交替导电类型硅的器件)的超结变型。 因此，虽然上面是本发明的具体实施方式
的完整描述，但是，可以采用各种修改、 变型、和替代方式。本发明的范围因此不应限制于本文中描述的实施方式，而是代替地由所 附的权利要求限定。
权利要求
一种场效应晶体管(FET)，包括在第二导电类型的半导体区上方的第一导电类型的本体区，所述本体区与所述半导体区形成p n结；在所述本体区上方的第二导电类型的源极区，所述源极区与所述本体区形成p n结；栅电极，邻近于所述本体区延伸但是通过栅极电介质与所述本体区绝缘；含碳区域，在所述本体区下面的所述半导体区中延伸。
2.根据权利要求1所述的FET，其中，所述半导体区进一步包括基板，所述含碳区域在 所述基板上方延伸；以及第二导电类型的漂移区，所述漂移区在所述含碳区域与所述本体区之间延伸，其中所 述基板具有比所述漂移区的掺杂浓度更大的掺杂浓度。
3.根据权利要求2所述的FET，其中，所述含碳区域与所述基板直接接触并且与所述本 体区隔开。
4.根据权利要求1所述的FET，其中，每个栅电极设置在邻近所述本体区延伸并终止于 所述半导体区内的沟槽中。
5.根据权利要求4所述的FET，其中，每个沟槽进一步包括设置在所述栅电极下面的屏 蔽电极，所述栅电极和屏蔽电极通过电极间电介质层而彼此绝缘。
6.根据权利要求4所述的FET，其中，每个沟槽包括在所述栅电极下面沿着沟槽的底部 延伸的厚的底部电介质。
7.根据权利要求1所述的FET，其中，所述栅电极在所述半导体区和本体区上方横向延 伸并且与所述源极区重叠。
8.根据权利要求4所述的FET，其中，全部含碳区域在所述沟槽下面延伸。
9.根据权利要求4所述的FET，其中，所述含碳区域邻接所述沟槽的侧壁。
10.根据权利要求1所述的FET，其中，所述含碳区域具有第二导电类型。
11.一种形成场效应晶体管(FET)的方法，包括 在基板上方形成含碳区域；在所述含碳区域上方形成外延层，所述外延层具有比所述基板更低的掺杂浓度； 在所述外延层中形成第一导电类型的本体区，所述外延层具有第二导电类型，所述本 体区与所述外延层形成P-n结；邻近于所述本体区但是与所述本体区绝缘而形成栅电极；以及在所述本体区中形成第二导电类型的源极区，所述源极区与所述本体区形成P-n结。
12.根据权利要求11所述的方法，其中，所述含碳区域外延形成。
13.根据权利要求11所述的方法，其中，所述含碳区域与所述基板直接接触。
14.根据权利要求11所述的方法，其中，所述含碳区域具有第二导电类型。
15.根据权利要求11所述的方法，其中，所述含碳区域中的碳具有高斯分布。
16.根据权利要求11所述的方法，进一步包括形成延伸到半导体区中的沟槽，所述沟槽容纳所述栅电极。
17.根据权利要求16所述的方法，进一步包括 在形成所述栅电极之前形成为每个沟槽的下部侧壁和底部加衬的屏蔽电介质层；在每个沟槽的下部部分中形成屏蔽电极；以及 在所述屏蔽电极上方在每个沟槽中形成电极间电介质层。
18.根据权利要求16所述的方法，进一步包括在形成所述栅电极之前，形成沿着所述沟槽的底部延伸的厚的底部电介质。
19.根据权利要求11所述的方法，其中，所述栅电极在所述半导体区和本体区上方横 向延伸并且与所述源极区重叠。
20.根据权利要求16所述的方法，其中，全部含碳区域在所述沟槽下面延伸。
21.根据权利要求16所述的方法，其中，所述沟槽延伸到所述含碳区域中。
全文摘要
本发明提供了一种场效应晶体管(FET)，包括在第二导电类型的半导体区上方的第一导电类型的本体区。本体区与半导体区形成p-n结。第二导电类型的源极区在本体区上方延伸。源极区与本体区形成p-n结。栅电极邻近于本体区延伸但是通过栅极电介质与本体区绝缘。含碳区域在本体区下面的半导体区中延伸。
文档编号H01L23/48GK101971331SQ200880120997
公开日2011年2月9日 申请日期2008年12月15日 优先权日2007年12月14日
发明者潘南西 申请人:飞兆半导体公司