用以制备具有短栅极的mosfet的结构和方法

专利名称：用以制备具有短栅极的mosfet的结构和方法
技术领域：
在一个实施例中，本发明涉及半导体结构和器件。
背景技术：
随着晶体管的特征尺寸按比例缩减，不仅电极(源极、漏极和 栅极)的尺寸变得更小，而且电极之间的距离变得更小。相邻电极 的紧密邻近增加了在操作过程中电极之间的电场。对于整体集成电 路性能，希望使寄生电容最小化，而同时使驱动电流最大化却不增 加器件的关断状态漏电流。
栅极结构的高度导致在栅极与源极和漏极(S/D)接触结构之间 的寄生电容以及与栅极和S/D接触结构重叠的延伸掺杂区域。栅极 高度的减少使栅极线与源极/漏极电极之间外缘电容的外围分量减 少。
然而，利用自对准源极/漏极/栅极注入的互补金属氧化物半导体 (CMOS)加工限制了栅极高度可以减少的量，因为使用栅极结构 作为掩模来注入掺杂物以提供器件的源极/漏极区域和暈状物区域 可能使掺杂物经过栅极结构穿透到沟道中。因此随着栅极高度减少， 栅极杂质污染下层栅极电介质的风险增加。

发明内容
本发明在一个实施例中提供一种制备具有由金属半导体合金形 成的栅极的半导体器件的方法。在一个实施例中，本发明方法包括
提供在衬底上面包括栅极结构的半导体器件，该栅极结构包括 双栅极导体，该双4册极导体包括上栅极导体和下4册纟及导体，其中至 少下栅极导体由含硅材料组成；
5相对于下栅极导体有选择性地去除上栅极导体；
在至少下栅极导体上沉积金属；以及
由金属和下栅极导体产生金属半导体合金。 在一个实施例中，在本方法的初始步骤中提供的半导体器件在 衬底内包括激活的源极区域和漏极区域。在一个实施例中，4册才及结
构包括牺牲电介质层，位于上栅极导体与下栅极导体之间；栅极 电介质，位于下栅极导体与衬底之间；以及至少一个电介质间隔物， 与双一册极导体的侧壁相邻。在一个实施例中，双栅极导体的下4册极 导体由多晶硅组成。在一个实施例中，双栅极导体的冲册极电介质由 氧化物组成而至少 一个电介质间隔物由氮化物组成。
在本方法的一个实施例中，去除上栅极导体的步骤包括在半 导体器件的上表面上形成接触金属层；在接触金属层上形成金属氮 化物层；利用基本上各向异性和基本上无选择性的材料去除工艺来 至少去除金属氮化物层中覆盖栅极结构的部分、接触金属层中覆盖 栅极结构的部分以及上栅极导体的部分；以及去除上4册极导体的剩 余部分以暴露下栅极导体。在一个实施例中，基本上无选择性和基 本上各向异性的材料去除工艺包括离子研磨。在一个实施例中，去 除上栅极导体和牺牲电介质层的剩余部分包括如下蚀刻工艺，该蚀 刻工艺包括相对于牺牲电介质层有选择性地去除上栅极导体的剩 余部分；以及相对于下栅极导体有选择性地去除牺牲电介质层。在 一个实施例中，其中上栅极导体的剩余部分由多晶硅组成而牺牲电 介质层由氧化物组成，相对于牺牲电介质层有选择性地去除上栅极 导体的剩余部分包括如下反应离子蚀刻工艺，该工艺具有相对于氧 化物有选择性地去除多晶硅的蚀刻化学剂。在一个实施例中，其中 牺牲电介质层由氧化物组成而下栅极导体由多晶硅组成，相对于下 栅极导体有选择性地去除牺牲电介质层包括如下反应离子蚀刻工 艺，该工艺具有相对于多晶硅有选择性地去除氧化物的蚀刻化学剂。
在 一 个实施例中，形成接触金属层和金属氮化物层包括沉积工 艺，比如物理气相沉积如溅射沉积，或者化学气相沉积。在一个实施例中，接触金属层由Ni组成而金属氮化物层由TiN组成。
在一个实施例中，在暴露的下栅极导体上沉积的金属可以由Ni、 Co、 Ti或者Pt组成。在一个实施例中，由沉积金属形成的硅化物包 括NiSi、 NiSi2、 NiPtSi、 TiSi2、 CoSi2、 MoSi2、 PtSi2、 TaSi2或者 WSi。在一个实施例中，由金属和下栅极导体产生金属半导体包括 退火步骤。在一个实施例中，其中当多晶硅下栅极导体转换成NiSi2 时，退火步骤包括在范围从1秒到30秒的时间段内施加约30(TC到 约500。C的温度。在一个实施例中，通过硅化物形成工艺来提供金 属半导体合金。在一个实施例中，该方法还包括在将下栅极导体与 沉积于下栅极导体上面的金属合金化之后用以去除未反应金属如 TiN和Ni的湿蚀刻步骤。
在本发明的另一方面中，提供一种用于生产具有金属栅极的半 导体器件的方法。在一个实施例中，该方法包括
提供半导体器件，该半导体器件包括衬底、在衬底上面的双栅 极导体和在衬底中并且与双栅极导体的侧壁基本上对应(例如自对 准)的掺杂物区域，该双栅极导体包括上栅极导体和下栅极导体， 其中下栅极导体是金属栅极；
在至少掺杂物区域上形成接触金属层；
去除上栅极导体；以及
由接触金属层和掺杂物区域产生金属半导体合金。 在一个实施例中，在本发明的初始工艺步骤中提供的双栅极导 体还包括位于上栅极导体与下栅极导体之间的电介质层和位于下栅 极导体与村底之间的栅极电介质。在一个实施例中，电介质层由氧
化物组成。
在一个实施例中，去除上栅极导体还包括在半导体器件的上 表面上形成接触金属层；在接触金属层上形成金属氮化物层；至少 去除金属氮化物层和接触金属层中覆盖栅极结构的部分以及上栅极 导体的部分；以及去除上栅极导体的剩余部分以暴露电介质层。在 一个实施例中，基本上无选择性和基本上各向异性的材料去除工艺
7包括离子研磨。在一个实施例中，去除上栅极导体的剩余部分以暴露电介质层的步骤包括如下蚀刻工艺，该蚀刻工艺相对于电介质层有选择性地去除上栅极导体的剩余部分。在一个实施例中，当上栅极导体的剩余部分由多晶硅组成而电介质层由氧化物组成时，用以去除上栅极导体的剩余部分的蚀刻步骤包括具有用于相对于电介质层有选择性地去除多晶硅的蚀刻化学剂的反应离子蚀刻工艺。
在 一 个实施例中，由在掺杂物区域上面的金属产生硅化物包括退火。在一个实施例中，当金属包括Ni时，形成金属导体合金的步
骤可以包括在约300。C到约500。C的温度进行退火。
在本发明的另一方面中，提供一种具有高度范围从约20nm到约50nm的栅极导体的半导体结构。在一个实施例中，栅极导体高度约为30nm。在一个实施例中，该半导体结构包括
衬底，包括位于源极区域与漏极区域之间的沟道；以及栅极结构，包括栅极堆叠物和与栅极堆叠物邻接的至少 一 个多面间隔物，该栅极堆叠物包括位于衬底的沟道上面的栅极电介质和在栅极电介质上面的栅极导体，其中至少 一 个多面间隔物的高度大于栅极导体的高度。
在一个实施例中，栅极导体由金属或者多晶硅或者金属半导体合金组成。在一个实施例中，栅极导体具有范围从约20nm到约50nm的高度。在一个实施例中，至少一个多面栅极间隔物具有范围从约40nm到约100nm的高度。在一个实施例中，在至少一个多面间隔物的平坦上表面和与栅极导体有邻接关系的至少 一个多面间隔物的侧壁的相交处的角度小于约75度。在另一实施例中，在至少一个多面间隔物的平坦上表面和与栅极导体有邻接关系的至少 一 个多面间隔物的侧壁的相交处的角度小于约30度。


结合附图将最好地理解以下具体描述，该具体描述是通过例子来给出的而不是为了将本发明唯 一 地限于该描述，在附图中相同的标号表示相同元件和部分，在附图中
图1是根据本发明至少一个实施例使用的在半导体衬底上面包
括栅极结构的初始结构的侧视横截面图2是描绘了根据本发明一个实施例在图1中所示结构上面沉积第 一金属层和金属氮化物层的侧视横截面图3是描绘了根据本发明至少一个实施例的用以去除上栅极导体的上部分的离子研磨/賊射的侧视横截面图4是描绘了根据本发明在图3中所示结构上面沉积第二金属层的 一个实施例的侧视横截面图5是描绘了根据本发明为了提供硅化物栅极而对图4中所示结构进行退火的 一 个实施例的侧视横截面图6是描绘了根据本发明在硅化物形成步骤之后用以去除未反应金属的蚀刻步骤的侧视横截面图7是描绘了根据本发明至少一个实施例的为了相对于位于金属栅极上面的电介质层有选择性地去除上栅极导体而向图3中所示结构施加的蚀刻序列的侧视横截面图8是描绘了根据本发明一个实施例的为了产生接触硅化物而向图7中所示结构施加的退火工艺的侧视横截面图9是描绘了根据本发明一个实施例的在图8中所示硅化之后用以去除未反应金属的蚀刻步骤的侧视横截面图。
具体实施例方式
在此7>开本发明的具体实施例；然而将理解所7>开的实施例4又举例说明可以用各种形式实施的本发明。此外。结合本发明的各种实施例而给出的各例子旨在于举例说明而不是进行限制。另外，附图未必按比例绘制，可以夸大一些特征以示出特定部件的细节。因此，这里公开的具体结构和功能细节并不解释为进行限制而是解释为用于教导本领域技术人员以不同方式运用本发明的有代表性的基石出。本发明的实施例涉及与半导体器件中的栅极结构有关的新颖方 法和结构。在描述本发明方法和结构时，除非另有指明，以下术语 具有以下含义。
如这里使用的那样，"半导体器件"是指已经掺杂的本征半导体 材料、也就是掺杂剂已经引入到该材料中从而给予它以不同于本征 半导体的电性质。掺杂涉及到将掺杂物原子添加到本征半导体，这 改变了本征半导体在热平衡时的电子和空穴载流子浓度。非本征半
导体中的主导载流子浓度将它分类为n型或者p型半导体。
如这里使用的那样，"P型半导体"是指将三价杂质添加到本征半
导体中造成价电子缺乏，比如将硼、铝或者镓添加到IV型半导体如 Si中。
如这里使用的那样，"N型半导体"是指将五价杂质添加到本征 半导体中贡献自由电子，比如将锑、砷或者磷添加到IV型半导体如
Si中。
"栅极结构，，意味着用来控制半导体器件如场效应晶体管(FET ) 的输出电流(即沟道中的载流子流)的结构。
如这里使用的那样，术语"双栅极导体"表示例如场效应晶体管 的半导体器件的包括两个栅极导体的栅极区域。
如这里使用的那样，术语"栅极导体"表示位于栅极电介质之上 的传导率范围从0.1Q/平方到20Q/平方的材料。
如这里使用的那样，"金属"是在金属原子中通过金属键的力保 持在一起的电传导材料，而金属的能带结构为导带与价带重叠，因 此没有能隙。
如这里使用的那样，术语"多晶硅"表示由多个Si晶体組成的材料。
"硅化物"是金属和硅的合金。
"硅化物的未反应部分"是指在硅化物的形成中未与硅合金化的 金属部分。
如这里使用的那样，术语"有选择性"在涉及材料去除工艺时表示针对去除工艺所施加到的结构的第 一材料的材料去除速率大于至 少 一种其它材料的材料去除速率。
如这里使用的那样，术语"无选择性"在涉及材料去除工艺时表 示针对材料去除工艺所施加到的结构的第 一材料的材料去除速率与 其它材料的材料去除速率基本上相同。
如这里使用的那样，"栅极电介质"是在半导体器件衬底与栅极 导体之间的绝缘体层。
如这里使用的那样，"高K"表示以高于约3.9的介电常数(k) 为特征的电介质材料。
如这里使用的那样，"掺杂物区域"是指本征半导体材料中的如 下部分，在这些部分中材料的电传导率依赖于n型或者p型掺杂物。
如这里使用的那样，"离子研磨"表示基本上无选择性和各向异 性的材料去除工艺，在该工艺中从等离子体提取的离子朝着待蚀刻 的耙加速以便从耙去除材料。
术语"各向异性"表示如下材料去除工艺，在该工艺中在与待去
面平行的方向上的材料去除速率更大。
在说明书中提及"一个实施例"、"实施例"、"示例性实施例"等表 明所述实施例可以包括特定特征、结构或者特性，但是每个实施例 并非必然包括特定特征、结构或者特性。另外，这样的措词并非必 然指代同一实施例。另外，当结合实施例描述了特定特征、结构或 者特性时，无论是否明示描述，都认为它在本领域技术人员用以结 合其它实施例来实现这样的特征、结构或者特性的知识内。
为了下文的描述，术语"上"、"下"、"右"、"左"、"竖直"、"水 平"、"顶部"、"底部"及其派生词应当与本发明有关，因为它是在附 图中加以定向的。
图1至图6描绘了用于形成包括硅化物栅极导体的金属氧化物 半导体场效应晶体管(MOSFET)的半导体器件的本方法的一个实 施例。图1描绘了用于本方法一个实施例的初始结构，其中该初始
ii结构可以包括衬底5，该衬底5包括由沟道6分离开的源极和漏 极区域7;以及栅极结构10,该栅极结构IO基本上覆盖衬底5的沟 道6,其中该栅极结构10包括双4册才及导体11、 4册才及电介质15和至 少一个间隔物20。在一个实施例中，双栅极导体11包括上栅极导 体12和下栅极导体14,其中上斥册极导体12和下栅极导体14由牺 牲电介质层13分离开。
在一个实施例中，衬底5包括但不限于含Si的材料、GaAs、 InAs和其它类似半导体。用来提供衬底5的含Si的材料包括但不限 于Si、体Si、单晶Si、多晶Si、SiGe、非晶Si、绝缘体上硅村底(SOI )、 绝缘体上SiGe (SGOI)、绝缘体上应变硅、退火多晶Si、多晶Si 线结构。在衬底5是绝缘体上硅(SOI)或者绝缘体上SiGe ( SGOI) 衬底的 一个实施例中，在掩埋绝缘层上面的含Si层的厚度可以具有 10nm级或者更大的厚度。在一个实施例中，可以使用热接合工艺来 制备SOI或者SGOI衬底，或者在另一实施例中可以通过离子注入 工艺来制备SOI或者SGOI衬底。
仍然参照图l,可以利用沉积和光刻工艺在衬底5上面形成4册极 结构10。具体而言，在一个实施例中，通过沉积栅极电介质层、继 而是下栅极导体层、牺牲电介质层和上栅极导体层以提供栅极堆叠 物来提供栅极结构10。具体而言，栅极堆叠物包括栅极电介质15 上面的双栅极导体ll。在后继工艺步骤中，使用光刻和蚀刻工艺对 栅极堆叠物进行构图。例如，在沉积栅极电介质层、下栅极导体层、 牺牲电介质层和上栅极导体层之后，在上栅极导体层上面形成蚀刻 掩模，该蚀刻掩模保护分层堆叠物中提供栅极堆叠物的部分，其中 通过各向异性蚀刻工艺如反应离子蚀刻来去除由蚀刻掩模暴露的部 分。反应离子蚀刻是一种形式的等离子体蚀刻，其中待蚀刻的表面 放置于由RF供电的电极上并且具有将从等离子体提取的蚀刻核素 朝着待蚀刻的表面进行加速的电势，其中化学蚀刻反应在与正在蚀 刻的表面垂直的方向上进行。在一个实施例中，蚀刻掩模可以由构 图的光刻胶层来提供。在后继工艺步骤中，可以形成与栅极堆叠物
12200910004 邻接的间隔物20。
在一个实施例中，栅极堆叠物的栅极电介质15由氧化物材料组 成。可以用作栅极电介质15的氧化物的适当例子包括但不限于 Si02、 A1203、 Zr02、 Hf02、 Ta203、 Ti02、钙钬矿型氧化物及其组合 和多层。在又一实施例中，栅极电介质15也可以由氮化物、氧氮化 物或者氧化物、氮化物和氧氮化物的组合(或者多层)组成。在一 个实施例中，栅极电介质15具有大于约0.8nm的厚度。在另一实施 例中，栅极电介质15具有范围从约l.Onm到约6.0nm的厚度。在一 个实施例中，使用包括但不限于原子层CVD(ALCVD)、脉冲式 CVD、等离子体辅助CVD的化学气相沉积(CVD)来形成栅极电 介质15。在另一实施例中，通过可以包括氧化、氧氮化、氮化和/ 或等离子体或者自由基处理的热生长工艺来形成栅极电介质15。在 一个实施例中，栅极电介质15可以是由介电常数大于约3.9的绝缘 材料组成的高k栅极电介质。在另一实施例中，栅极电介质15是由 介电常数大于7.0的绝缘材料组成的高k栅极电介质。在一个实施 例中，通过Hf02、硅化铪、氧氮化硅铪或者其组合来提供高k栅极 电介质。
在一个实施例中，栅极堆叠物的下栅极导体14由可以是多晶硅 的含硅材料组成。在另一实施例中，下栅极导体14包括单晶Si、 SiGe、 SiGeC或者其组合。在另一实施例中，下栅极导体可以是金 属。在一个实施例中，利用沉积工艺如CVD和物理气相沉积(PVD ) 在栅极电介质15上面形成下栅极导体14。在一个实施例中，下栅 极导体14由含掺杂硅的材料组成。掺杂物可以是来自元素周期表的 III-A族或者V族的元素。可以在下栅极导体层的沉积过程中或者在 下栅极导体14的后续构图和蚀刻之后引入掺杂物。在一个实施例 中，下栅极导体14具有范围从约20nm到约50nm的高度。在一个 实施例中，下栅极导体14具有范围从约20nm到约40nm的高度。 在又一实施例中，下栅极导体14具有范围从约25nm到约35nm的 向度。
13在一个实施例中，使用上文参照栅极电介质15描述的任何材料
和形成方法来组成和形成栅极堆叠物的牺牲电介质层13。例如，牺 牲电介质层13可以是氮化物、氧氮化物或者氧化物、氮化物和氧氮 化物的组合。在一个实施例中，牺牲电介质层13可以具有范围从约 l.Onm到约6.0nm的厚度。注意其它材料和厚度对于牺牲电介质层 13而言是可设想的并且在本发明的范围内，只要牺牲电介质层13 的组成和厚度在去除上栅极导体12时提供蚀刻选择性。
栅极堆叠物的上栅极导体12可以由含硅材料或者金属组成。适
SiGe、 SiGeC或者其组合。可以适合于上棚-极导体的金属的例子包 括但不限于W、 Cu、 Al及其合金。在一个实施例中，可以利用沉积 工艺如CVD或者PVD (例如溅射)在牺牲电介质层13上面形成上 栅极导体12。在一个实施例中，上栅极导体12可以由掺杂多晶硅 组成，其中多晶硅掺杂物可以是来自元素周期表的III-A族或者V 族的元素。在一个实施例中，上栅极导体12具有从约20nm到约 100nm的高度。在另一实施例中，上栅极导体12具有从约30nm到 约80nm的高度。在又一实施例中，上栅极导体12具有范围从约40nm 到约70nm的高度。
仍然参照图i，在形成栅极堆叠物之后，形成也称为侧壁间隔物
的与栅极堆叠物侧壁邻接的至少一个电介质间隔物20。在一个实施 例中，至少一个电介质间隔物20是氮化物如氮化硅(Si3N4)。在 另一实施例中，至少一个电介质间隔物20可以由氧化物组成。侧壁 间隔物宽度W1范围可以从约10nm到约60nm。在一个实施例中可 以通过形成工艺如沉积或者热生长来提供电介质间隔物20。在一个 实施例中，结合各向异性蚀刻如反应离子蚀刻通过沉积工艺如化学 气相沉积(CVD)来形成至少一个电介质间隔物20。
在后继工艺步骤中，在衬底5中与栅极堆叠物的侧壁对应地形 成源极/漏极区域7。在一个实施例中，源极/漏极区域7经由离子注 入来形成并且包括垂直入射和成角度注入物的组合以形成所需分级。在一个实施例中，通过用来自元素周期表的III族的元素掺杂源
极/漏极区域7而在含Si的衬底内产生PFET器件。在另 一 实施例中， 通过用来自元素周期表的V-A族的元素掺杂源极/漏极区域7而在含 Si的衬底内产生NFET器件。注意衬底5还可以包括延伸掺杂物区 域和暈状物掺杂物区域以及在形成延伸掺杂物区域时利用的附加间 隔物。虽然图中未描绘，但是这些区域在本发明的范围内。
图2描绘了在图1中所示结构上面沉积第一金属层16 (也称为 接触金属层)和金属氮化物层17的一个实施例。在一个实施例中， 金属氮化物层17如TiN在硅化退火过程中充当用于NiSi的保护层。 具体而言，在一个实施例中，第一金属层16形成于如下栅极结构 IO上面，该栅极结构10包括上栅极导体12、至少一个电介质间隔 物20以及衬底5与栅极结构IO相邻的暴露表面。在后继工艺步骤 中，金属氮化物层17形成于第一金属层16上面。
在一个实施例中，第一金属层16可以由Ni、 Co、 Ti、 Pt或者 其组合和合金以及其多层组成。在一个实施例中，第一金属层16可 以具有范围从约5nm到约20nm的厚度。在另一实施例中，第一金 属层16可以具有范围从约8nm到约15nm的厚度。
在 一 个实施例中，可以通过物理气相沉积来沉积第 一 金属层16 。 在一个实施例中，物理气相沉积(PVD)可以包括镀制、溅射沉积、 分子束外延沉积或者电子束沉积。在另一实施例中，可以通过化学 气相沉积(CVD)来沉积第一金属层16。化学气相沉积是如下沉积 工艺，在该工艺中在高于室温的温度由于在气态反应物之间的化学 反应而形成沉积核素，其中该反应的固体产物沉积于将在其上形成 膜、涂层或者固体产物层的物体的表面上。CVD工艺的变形包括但 不限于常压CVD (APCVD)、低压CVD ( LPCVD)、等离子体 增强CVD (EPCVD)、金属有机CVD ( MOCVD )及其组合。在一 个实施例中，可以使用保形沉积方法来沉积第一金属层16。术语"保 形，，表示具有如下厚度的层，该厚度不偏离层厚度的平均值的正负 20 % 。在后继工艺步骤中，在第一金属层16上形成金属氮化物层17。 金属氮化物层17可以由TiN、 TaN、 WN或者其组合和合金组成。
在一个实施例中，金属氮化物层17可以具有范围从约3nm到约 15nm的厚度。在另一实施例中，金属氮化物层17可以具有范围从 约4nm到约7nm的厚度。在一个实施例中，金属氮化物层沉积方法 包括化学气相沉积(CVD)。在一个实施例中，通过可以包括但不 限于镀制、溅射沉积、分子束外延沉积、电子束沉积及其组合的物 理气相沉积(PVD)来沉积金属氮化物层17。在另一实施例中，通 过可以包括但不限于常压CVD ( APCVD )、低压CVD ( LPCVD )、 等离子体增强CVD ( EPCVD )、金属有机CVD ( MOCVD )及其组 合的化学气相沉积(CVD)来沉积金属氮化物层17。在一个实施例 中，可以使用保形沉积方法来沉积金属氮化物层17。
在一个实施例中，用于形成金属氮化物层17的沉积方法可以包 括原子层沉积(ALD)或者脉沖CVD。在当通过脉冲式CVD( ALD) 来沉积金属氮化物层17的一个实施例中，利用在脉冲发送步骤之间 添加的可选中性气体来依次脉冲发送氮和金属前体。
图3描绘了向图2中所示结构施加的无选择性各向异性蚀刻步 骤的一个实施例。在一个实施例中，通过也可以称为溅射蚀刻的离 子研磨来提供无选择性各向异性蚀刻步骤。离子研磨是干蚀刻工艺。 在一个实施例中，离子研磨包括使包含栅极结构10的衬底5位于真 空室中，其中将氩流引入室中。在进入室时，氩受到来自阳极和阴 极电极组的高能电子流的作用。电子将氩电离成具有正电荷的高能 状态。衬底5保持于吸引电离的氩原子的负接地保持器上。当氩原 子向栅极结构10 4于进时它们获耳又动量从而加速。在4册才及结构10, 氩原子接触上栅极电极12和至少一个电介质间隔物20的上表面以 及第一金属层16和金属氮化物层17中覆盖栅极结构10的部分，通 过动量传送来去除材料。
在一个实施例中，选择在至少一个电介质间隔物20的上表面上 撞击的离子的入射角以提供下文称为多面间隔物20a的具有多面上表面21的蚀刻间隔物20a。在一个实施例中，多面上表面21是平 坦表面，其中在平坦表面21和多面间隔物20a与4册极堆叠物11邻 4^的侧壁的相交处的多面角a为l^角。在一个实施例中，多面角a 小于75。。在另一实施例中，多面角a范围从约20度到约60度。在 又一实施例中，多面角a范围从约25度到约45度。在另一实施例 中，多面角a范围小于30°。
图4描绘了根据本发明一个实施例的相对于下栅极导体14有选 择性地去除上栅极导体12并且在下栅极导体12上沉积金属(下文 称为第二金属层18)。在一个实施例中，相对于下栅极导体14有 选择性地去除上栅极导体12包括利用相对于下层牺牲电介质层13 有选择性的蚀刻工艺来去除上栅极导体12在上述离子研磨步骤之 后剩余的部分。随后，通过相对于下栅极导体14有选择性的蚀刻工 艺来去除牺牲电介质层13,因此暴露下栅极导体14的上表面。在 上栅极导体12由多晶硅组成而牺牲电介质层13由氧化物如Si02组 成的一个实施例中，上栅极导体12的有选择性的蚀刻可以包括利用 基于氟的气体如CF4、 CF4/04、 SF6、 C2F6/0"。 NF3的反应离子蚀刻。 在牺牲电介质层13由氧化物Si02组成而下栅极导体14由多晶硅组 成的一个实施例中，牺牲电介质层13的有选择性的蚀刻可以包括利 用HF的湿蚀刻。
仍然参照图4，在后继工艺步骤中，在至少下栅极导体14上形 成第二金属层18。在一个实施例中，形成与下栅极导体14的暴露 表面直接物理接触的第二金属层18。在一个实施例中，通过可以包 括但不限于镀制、溅射沉积、分子束外延沉积、电子束沉积及其组 合的物理气相沉积来沉积第二金属层18。在另一实施例中，通过可 以包括但不限于常压CVD (APCVD)、低压CVD ( LPCVD)、等 离子体增强CVD ( EPCVD )、金属有机CVD ( MOCVD )及其组合 的化学气相沉积(CVD)来沉积第二金属层18。在一个实施例中， 将第二金属层18沉积为保形层。
在一个实施例中，第二金属层18可以由W、 Ni、 Cu、 Co、 Pt、
17Mo、 Ti、 Ta或者其多层或者合金组成。在一个实施例中，第二金属 层18可以沉积为范围从约3nm到约30nm的厚度。在另 一 实施例中， 第二金属层18可以沉积为范围从约5nm到约15nm的厚度。
图5描绘了为了提供金属半导体合金栅极100而对图4中所示 结构进行退火的一个实施例。在一个实施例中，在热处理过程中， 第二金属层的金属和下栅极导体14的多晶硅混合形成金属半导体 合金。在一个实施例中，退火步骤包括但不限于快速热处理。在一 个实施例中，在热处理过程中，第二金属层18与多晶硅下栅极导体 14的Si进行反应以提供金属硅化物。在一个实施例中，其中第二金 属层18由Ni组成而下栅极导体14由多晶硅组成，退火步骤包括温 度范围从约300。C到约500°C、时间段范围从约1秒到约30秒以提 供硅化镍(NiSi或者富含Ni的NiSi)栅极导体100。在第二金属层 18由Co组成的另一实施例中，退火步骤包括温度范围从约60(TC到 约700°C、时间段范围从约1秒到约30秒以提供硅化钴(CoSi2)栅 极导体100。
在一个实施例中，在下栅极导体14的合金化过程中，在衬底5 的漏极/源极区域7的上表面上形成硅化物接触105 (见图5)。具 体而言，在一个实施例中，第一金属层18的金属与衬底5进行反应 以提供与源极/漏极区域7的金属硅化物接触105。在第一金属层18 由Ni组成而衬底5包含Si的一个实施例中，在衬底5的源极/漏极 区域7上面形成硅化镍(NiSi)接触105。在第一金属层18由Co 组成而衬底5包含Si的一个实施例中，在衬底5的源极/漏极区域7 上面形成硅化钴(NiSi)接触105。
图6描绘了在将第二金属层18与下栅极导体14和源极/漏极区 域7合金化之后用以去除未反应金属的蚀刻工艺的一个实施例。在 一个实施例中，蚀刻工艺包括如下湿蚀刻，该湿蚀刻相对于衬底5、 多面间隔物20a和硅化物栅极IOO有选择性地去除第一金属层16、 金属氮化物层17和第二金属层18的未反应部分。
在一个实施例中，本发明减少了硅化物或者金属半导体合金栅
18极导体在形成间隔物20和源极/漏极区域7之后的栅极厚度而无需
化学机械抛光以使栅极导体14平坦化。在一个实施例中，本发明提 供范围从约10nm到约50nm的高度Hi。在另一实施例中，本发明 提供范围从约20nm到约30nm的硅化物栅极高度H!。在又一实施 例中，本发明提供范围从约25nm到约30nm的硅化物栅极高度H!。 图7至图9描绘了用于形成包括金属栅极结构的例如MOSFET 的半导体器件的本方法另一实施例。在一个实施例中，该方法从与
图1中所示结构相似的结构开始。与上文参照图1至图6描述的实 施例不同，在这一实施例中，初始结构包括由金属组成、因此提供 金属栅极的下栅极结构114。用于下栅极导体114的适当金属包括 Ti、 TiN、 Ta、 W、 Co、 Ni、 Pt、 Pd或者其合金。在一个实施例中， 下栅极导体114在由高k栅极电介质组成的栅极电介质15上面。高 k栅极电介质可以由介电常数大于约4.0的绝缘材料组成。在另一实 施例中，高k栅极电介质具有大于约7.0的介电常数。在一个实施 例中，在本发明中利用的高k栅极电介质包括但不限于氧化物、 氮化物、氧氮化物和/或包括金属硅化物和氮化金属硅化物的硅化 物。在一个实施例中，优选的是4册极电介质15包括由氧化物如例如 Hf02、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、 Y203及其混 合物组成的高k电介质。在一个实施例中，下栅极导体114由TiN 组成而栅极电介质15由Hf02组成。
上文参照图l-图3描述的工艺流程适用于本发明的本实施例， 不同之处在于下栅极导体114由金属组成，与多晶硅相对照。
如图7中所示，在图3中所示结构的离子研磨之后，执行蚀刻 步骤以去除上栅极导体12。在一个实施例中，可以通过有选择性的 蚀刻工艺来去除上栅极导体12，该工艺相对于电介质层13a有选择 性地去除上栅极导体12,其中电介质层13a充当蚀刻停止层。在上 栅极导体12由多晶硅组成而电介质层13a由氧化物如氧化硅组成的 一个实施例中，蚀刻工艺可以包4舌如下反应离子蚀刻，该反应离子 蚀刻包括基于氟的气体，比如CF4、 CF4/04、 SF6、 C2F6/0"。NF3。图8描绘了为了产生与源极/漏极区域7的硅化物接触105而向 图7中所示结构施加的退火工艺。在一个实施例中，退火步骤包括 但不限于快速热处理。在一个实施例中，第一金属层16的金属与衬 底5进行反应以提供与源极/漏极区域7的金属硅化物接触105。在 第一金属层16由Ni组成而衬底5包含Si的一个实施例中，在衬底 5的源极/漏极区域7上面形成硅化镍(NiSi) 105。在第一金属层16 由Ni组成的一个实施例中，退火步骤包括温度范围从约300。C到约 500°C、时间段范围从约1秒到约30秒以提供硅化镍(NiSi)接触 105。在第一金属层16由Co组成的另一实施例中，退火步骤包括温 度范围从约60(TC到约700°C、时间段范围从约1秒到约30。C以提 供硅化钴(CoSi2)接触105。
图9描绘了根据本发明一个实施例在图8中所示硅化物形成之 后用以去除未反应金属的蚀刻步骤。在一个实施例中，蚀刻工艺包 括如下湿蚀刻，该蚀刻相对于衬底5、多面间隔物20a和^M匕物才册 极100有选择性地去除第一金属层16、金属氮化物层17和第二金 属层18。在一个实施例中，湿蚀刻化学物质可以包括二氧化硫或者 王水。
在一个实施例中，本发明减少了在形成间隔物20和/或源极/漏 极区域7之后的金属栅极高度而无需用以将金属栅极导体114平 坦化的化学机械抛光。在一个实施例中，本发明提供范围从约10nm 到约50nm的金属栅极高度H"在另一实施例中，本发明提供范围 从约20nm到约30nm的金属栅极高度H"在又一实施例中，本发 明提供范围从约25nm到约30nm的金属栅极高度H。
尽管已经参照本发明的优选实施例具体地示出和描述了本发 明，但是本领域技术人员将理解在不脱离本发明的精神和范围情况 下可以做出形式或者细节上的前述和其它变化。因此本发明其意不 在于限于所描述和图示的准确形式和细节而是落入所附权利要求的 范围内。
20
权利要求
1. 一种制备器件的方法，包括提供在衬底上面包括栅极结构的半导体器件，所述栅极结构包括双栅极导体，所述双栅极导体包括上栅极导体和下栅极导体，其中至少所述下栅极导体包括含硅材料；相对于所述下栅极导体有选择性地去除所述上栅极导体；在至少所述下栅极导体上沉积金属；以及由所述金属和所述下栅极导体产生硅化物。
2. 根据权利要求1所述的方法，其中所述双栅极导体包括 牺牲电介质层，位于所述上栅极导体与所述下栅极导体之间； 栅极电介质，位于所述下栅极导体与所述衬底之间；以及至少 一个电介质间隔物，与所述双栅极导体的侧壁相邻。
3. 根据权利要求2所述的方法，其中所述上栅极导体的去除包括在所述半导体器件的上表面上形成接触金属层；在所述接触金属层上形成金属氮化物层；利用基本上无选择性和基本上各向异性的材料去除工艺来去除 所述金属氮化物层中覆盖所述栅极结构的部分、所述接触金属层中 覆盖所述栅极结构的部分和所述上栅才及导体的部分；以及去除所述上栅极导体和所述牺牲电介质层的剩余部分以暴露所 述下纟册纟及导体。
4. 根据权利要求3所述的方法，其中所述基本上无选择性和基 本上各向异性的材料去除工艺包括离子研磨。
5. 根据权利要求3所述的方法，其中所述上栅极导体和所述牺 牲电介质层的剩余部分的去除包括余部分，所述牺牲电介质层位于所述上栅极导体与所述下栅极导体 之间；以及所述牺牲电介质层位于所述上栅极导体与所述下栅极导体之间。
6. 根据权利要求1所述的方法，其中所述金属包括Ni、 Co、 Ti或者Pt。
7. 根据权利要求1所述的方法，其中由所述金属和所述下栅极 导体产生所述硅化物包括退火。
8. 根据权利要求1所述的方法，其中所述金属包括Ni,而由所 述金属和所述下栅极导体生产所述硅化物包括在范围从1秒到30秒 的时间段、在约30(TC到约500。C的温度进行退火。
9. 根据权利要求1所述的方法，其中所述硅化物包括NiSi、富 含Ni的NiSi、 NiSi2、 TiSi2、 CoSi2、 MoSi2、 PtSi2、 TaSiz或者WSi。
10. —种制备器件的方法，包括提供半导体器件，所述半导体器件包括衬底、在所述衬底上面 的双栅极导体和在所述衬底中与所述双栅极导体的侧壁基本上对应 的掺杂物区域，所述双栅才及导体包括上栅极导体和下栅极导体，其 中所述下栅极导体是金属栅极；在至少所述掺杂物区域上形成接触金属层；去除所述上栅极导体；以及由所述接触金属层和所述掺杂物区域产生硅化物。
11. 根据权利要求10所述的方法，其中所述双栅极导体还包括 位于所述上栅极导体与所述下栅极导体之间的电介质层和位于所述 下栅极导体和所述衬底之间的4册才及电介质。
12. 根据权利要求IO所述的方法，其中去除所述上栅极导体还 包括在所述接触金属层上形成金属氮化物层；所述金属氮化物层中覆盖所述栅极区域的部分、所述接触金属层中 覆盖所述栅极区域的部分和所述上栅极导体的部分。
13. 根据权利要求12所述的方法，其中所述基本上无选择性和基本上各向异性的材料去除工艺包括离子研磨。
14. 根据权利要求12所述的方法，其中去除所述上栅极导体的 剩余部分以暴露所述电介质层包括如下蚀刻工艺，该蚀刻工艺相对
15. 根据权利要求10所述的方法，其中所述硅化物包括NiSi、 富含Ni的NiSi、 NiSi2、 CoSi2、 TiSi2、 WSi、 TaSi2、 PtSi或者MoSi2。
16. —种半导体器件，包括衬底，包括位于源极区域与漏极区域之间的沟道；以及 栅极结构，包括栅极堆叠物和与所述栅极堆叠物邻接的至少一 个多面间隔物，所述栅极堆叠物包括位于所述衬底的沟道上面的栅 极电介质和在所述栅极电介质上面的栅极导体，其中所述多面间隔 物的高度大于所述栅极导体的高度。
17. 根据权利要求16所述的半导体器件，其中所述栅极导体包 括金属或者含硅材料。
18. 根据权利要求16所述的半导体器件，其中所述栅极导体具 有范围从约10nm到约50nm的高度。
19. 根据权利要求16所述的半导体器件，其中所述多面栅极间 隔物具有范围从40nm到约150nm的高度。
20. 根据权利要求16所述的半导体器件，其中在所述多面间隔 物的平坦上表面和所述多面间隔物与所述栅极导体邻接的侧壁的相 交处的角度小于约75度。
全文摘要
本发明用以制备具有短栅极的MOSFET的结构和方法提供一种生产半导体器件的方法，该方法在一个实施例中包括提供在衬底上面包括栅极结构的半导体器件，该栅极结构包括双栅极导体，该双栅极导体包括上栅极导体和下栅极导体，其中至少下栅极导体包括含硅材料；相对于下栅极导体有选择性地去除上栅极导体；在至少下栅极导体上沉积金属；以及由金属和下栅极导体产生硅化物。在另一实施例中，本发明方法包括作为下栅极导体的金属。
文档编号H01L21/28GK101488453SQ20091000483
公开日2009年7月22日 申请日期2009年1月19日 优先权日2008年1月18日
发明者B·J·格林, 朱慧珑, 梁大源, 王延锋 申请人:国际商业机器公司