专利名称：半导体器件及其制造方法
半导体器件及其制造方法 相关申请的交叉引用本申请基于并要求2008年3月28日提交的2008-085卯5号日本 专利申请的优先权，其全部内容通过引用包含于此。技术领域本文所描述的示例性实施例涉及具有"鳍"型(fin )沟道晶体管或 纳米线(llano-wire )沟道晶体管的半导体器件及该器件的制造方法。
背景技术：
期望使用对短沟道效应具有增强耐受性的鳍型沟道MISFET (FinFET)结构和纳米线沟道晶体管(纳米线晶体管)，来作为实现 具有30纳米(nm)或更小栅长度的超小型化的金属绝缘体半导体场 效应晶体管(MISFET)的器件结构。例如，将FinFET设计为在硅 衬底上具有长方体形状的半导体层，其一部分用作沟道区。在该沟道 区的两个侧面上形成栅电极，使得薄沟道区置于其间。该栅电极;波构 造为围绕该沟道区；因此，改善了栅控制能力，并且增强了短沟道效 应耐受性。纳米线晶体管在结构上与FinFET类似，其中长方体形状的半导 体层的高度被减小，并且还在该长方体形状的半导体层的顶部表面上 提供栅电极。在纳米线晶体管中，矩形半导体层的顶部表面还起到沟 道的作用。其矩形半导体层的尺寸相对大的纳米线晶体管还被称为"三 栅(tri-gate)"晶体管。另一方面，为了提高现有平面MISFET的工作速度，有一种用 于从栅电极向沟道中引入晶格畸变或应变的技术。该技术被称为栅诱 导应变技术(gate-induced strain technique )， 在IEDM Tech. Digest(2002) 27-30页中K.Ota等的"Novel Locally Strained Channel Technique for High Performance 55nm CMOS，，中公开了该技术。例 如，将诸如磷(P)、砷(As)、锗(Ge)等选择的杂质以高浓度重 掺杂到多晶硅(poly-Si)栅电极中并在该多晶硅栅电极上形成应力衬 里(Stress Liner)氮化物膜。尽管该高浓度杂质掺杂导致多晶硅栅电 极转换为非晶态，即无定形化，但是在高温退火期间它必须经历结晶， 从而发生体积膨胀。当多晶硅栅电极的体积膨胀被覆在其上面的应力 衬里氮化物膜的存在抑制时，压应力在多晶硅栅电极中累积。在完成 退火处理后去除该应力衬里氮化物膜。然而，即使在该膜去除之后， 在多晶硅栅电极中产生的压应力也继续以晶粒尺寸的形式存在。当在多晶硅栅电极中出现该压应力时，在沟道区中与衬底成直角 的方向上引起压应变，而在沿着栅长度的方向上引起扩展或拉伸应变。 该方向上的应变有助于n沟道MISFET (nMISFET)性能的提高；因 此，积极地进行了尝试以将其引入到nMISFET中。然而，发现这种 尝试没有导致p沟道MISFET ( pMISFET)性能的提高。基于即使在 去除应力村里氮化物膜之后应力仍残留或"记忆"在多晶硅栅电极中这 一特征，该方法^皮;ft、为应力i己忆4支术(SMT， stress memorization )。在亚30nm这一代的器件技术中，希望将SMT应用于FinFET 或纳米线晶体管。然而，对于将应变应用于FinFET或纳米线晶体管 的沟道区以提高晶体管特性，仍没有给出任何明确的指导。因此，至 今还没有建立最适合于FinFET或纳米线晶体管的SMT。发明内容根据本公开的第一方面，提供一种半导体器件，其包括半导体 衬底；长方体形状的半导体层，其形成在所述半导体村底的上部，具有平行于所述半导体村底的主面的顶部表面和垂直于所述半导体村底 的主面的(100)面取向的侧面；以及p沟道MISFET (pMISFET)。 该pMISFET具有至少形成在所述长方体形状的半导体层的侧面处 的沟道区；至少形成在所述长方体形状的半导体层的侧面上的栅电介7质膜；覆盖所述沟道区的栅电极，所述栅电介质膜夹在所述栅电极和 所述沟道区之间；以及形成在所述长方体形状的半导体层中的一对源 区和漏区，其形成方式为所述沟道区置于该对源区和漏区之间。在垂 直于所述半导体衬底的主面的方向上，所述沟道区被施加有压应变。根据本公开的第二方面， 一种半导体器件包括半导体衬底、第一 和第二间隔开的长方体形状的半导体层、提供在第一矩形半导体层处 的pMISFET以及提供在第二矩形半导体层处的nMISFET。第一和第 二矩形层形成在所述半导体村底的上部。这些层中的每一个均具有平面的(110)面取向的侧面。所述pMISFET具有至少形成在所述第 一矩形半导体层的侧面处的沟道区；至少形成在所述第一矩形半导体 层的侧面上的栅电介质膜；覆盖所述沟道区的栅电极，所述栅电介质 膜夹在所述栅电极和所述沟道区之间；以及形成在所述第一矩形半导 体层中的一对源区和漏区，其形成方式为所述沟道区置于该对源区和 漏区之间。该nMISFET具有至少形成在所述第二矩形半导体层的 侧面处的沟道区；至少形成在所述第二矩形半导体层的侧面上的栅电 介质膜；覆盖所述沟道区的栅电极，所述栅电介质膜夹在所述栅电极 和所述沟道区之间；以及形成在所述第二矩形半导体层中的一对源/ 漏区，其形成方式为所述沟道区置于该对源区和漏区之间。在垂直于 所述半导体衬底的主面的方向上，所述nMISFET的沟道区^皮施加有 压应变。根据本公开第三方面的半导体器件的制造方法包括以下步骤在 半导体衬底的上部形成多个长方体形状的半导体层；至少在长方体形 状的半导体层的侧面上形成栅电介质膜；在所述栅电介质膜上形成金 属膜；在所述金属膜上或之上沉积半导体膜，其沉积方式为填充在相 邻的所述长方体形状的半导体层之间的部分；通过离子注入进行杂质 掺杂以将所述半导体膜的上部改变为非晶材料；对所述半导体膜和所述金属膜图案化，从而形成栅电极；在所述栅电极上或之上形成应力 衬里电介质膜；进行热处理以使所述半导体膜的上部结晶；以及去除所述应力衬里电介质膜。根据本公开第四方面的半导体器件的制造方法包括以下步骤在 半导体村底的上部形成多个长方体形状的半导体层；至少在所述长方 体形状的半导体层的侧面处形成栅电介质膜；在所述栅电介质膜上形 成金属膜，其形成方式为填充在相邻的所述长方体形状的半导体层之 间的部分；通过抛光将所述金属膜平整化；在所述金属膜上或之上沉 积半导体膜；通过离子注入进行杂质掺杂，以将所述半导体膜的上部 非晶化；将所述半导体膜和所述金属膜图案化，从而形成栅电极；在 所迷栅电极上形成应力衬里电介质膜；进行热处理以使所述半导体膜 的上部结晶；以及去除所述应力衬里电介质膜。根据本公开，可以提供一种根据侧面晶向和载流子极性优化应变 方向的FinFET和纳米线晶体管，并且还提供用于实现该晶体管的引 入SMT的制造方法。
图l是示意性示出根据第一实施例的半导体器件的截面的图。 图2是图示示出已经^皮应用于平面MOSFET的引入SMT的 FinFET结构的截面图的图。图3是n沟道FinFET中最佳应力方向的图示表示。图4是p沟道FinFET中最佳应力方向的图示表示。图5是用于说明第 一实施例的半导体器件的制造方法的图。图6是示意性示出笫一实施例的半导体器件的顶视图的图。图7是第一实施例的半导体器件的示意性截面图。图8是示出第一实施例的半导体器件的制造方法的示意性截面图。图9是示出第一实施例的半导体器件的制造方法的顶视图。 图IO至图14是示出第一实施例的半导体器件的制造方法的示意 性截面图。图15是第二实施例的半导体器件的示意性截面图。图16至图21是示出第二实施例的半导体器件的制造方法的示意 性截面图。图22是第三实施例的半导体器件的截面图。 图23和图24是示出第三实施例的半导体器件的制造方法的示意 性截面图。图25是示出第四实施例的半导体器件的示意性截面图。 图26至图28是示出第四实施例的半导体器件的制造方法的示意 性截面图。图29是示出第五实施例的半导体器件的图示截面图。 图30是第六实施例的半导体器件的截面图。 图31是第七实施例的半导体器件的截面图。 图32是第八实施例的半导体器件的截面图。 图33是第九实施例的半导体器件的截面图。
具体实施方式
下面参照
几个实施例。在以下说明中，符号"(100)面，， 和"(110)面"分别用于代表{100}面和{110}面。符号"<100>方向"和 "<110>方向，，分别用于代表100]方向和[110]方向的结晶学上等价的方向。另外，在以下说明中，术语"栅长度方向"用于指电荷载流子(电 子或空穴)的流动方向。术语"栅长度"意思是在栅长度方向上栅电极 的长度。另外，在本说明中，术语"长方体形状的半导体宽度"是指沟 道区的长方体形状的半导体层的厚度。术语"长方体形状的半导体层的 高度，，意思是从长方体形状的半导体层的底面到顶面的距离。还需要指出，在本说明中，例如"(100)面方向"的表述不是排 他地局限于半导体表面完全与(100)面相同的情况，而是还可以包括 半导体表面具有关于(100)面大约士5度的倾斜角度的情况。"<100> 方向"和"<110>方向"的表述与此相同。包含士5度的角度范围的理由如 下第一，在半导体器件的制造中，从精确度的观点来看，难以实现10方向和晶面的完全符合；第二，在大约士5度的角度误差范围内，可以 获得本公开的预期功能和效果。图2是示意性示出引入了传统上用于平面MISFET的应力记忆 技术(SMT)的FinFET的截面的图，其中该截面与FinFET的栅长 度方向成直角。该引入SMT的FinFET具有半导体衬底14，其由 衬底硅10和埋入电介质膜12加上其上的绝缘体上硅(silicon-on-insulator， SOI)层形成；沟道区18，其形成在该半导体 衬底14的上部的长方体形状的半导体层40中；栅绝缘膜20，其形成 在该沟道区18的侧面上；栅电极30，其形成在该栅绝缘膜20上，具 有由金属膜22和多晶硅膜24构成的多层结构；以及一对源区和漏区(未示出)，该对源区和漏区被形成为将沟道区18置于其间。在多晶硅膜24中，通过离子注入将选择的杂质(如P、 As、 Ge 等)重掺杂到高浓度。由于以与平面MISFET的情况类似的机理在多 晶硅膜24中累积压应力，所以在长方体形状的半导体层40的沟道区 18中引起压应变，如图2中的白色箭头所示，其中一个应变是在垂直 于半导体村底14的主面的方向上，其它是在与矩形半导体层40的侧 面成直角的方向上。为了研究和检验在图2的结构中的沟道区中产生的应变是否带来 FinFET性能的提高，本发明人已经测量了在将各方向上的应变实际 引入FinFET时载流子迁移率的变化。该试验是通过弯曲在其上制作 有FinFET的村底从而在FinFET的沟道区中机械地引入应变的方法 来完成的。图3和图4是示出该试验结果的图。更具体来说，这些是 示出用于在n沟道FinFET和p沟道FinFET中带来性能提高的最佳 应变方向的示意图。图3是n沟道FinFET的情况，图4是p沟道 FinFET的情况。在其表面为(100)面取向的半导体衬底上形成FinSET的情况 下，考虑长方体形状的半导体层的侧面为(110)面的情况和(100) 面的情况。各面取向在带来性能提高的应变方向上是不同的。另外， 在侧面为(110)面的情况下，4册长度方向成为<110>方向；在侧面为(100)面的情况下，栅长度方向成为<100>方向。
在图3的n沟道FinFET中，在(100 )面侧面FinFET的情况 下，垂直于衬底的方向上的压应变和在矩形半导体层侧面的垂直方向 上的压应变中的任意一个都提高性能，所以认为图2中所示的由SMT 引起的应变带来显著的性能提高。然而，在(110)侧面FinFET的情 况下，在矩形半导体层侧面的垂直方向上的压应变是相当不利的，但 是在半导体衬底的主面的垂直方向上的压应变是有利的。因此，认为 借助于SMT的性能提高较小。
在图4的p沟道FinFET中，在(100 )侧面FinFET的情况下， 以与n沟道类型(110)侧面FinFET类似的方式，在衬底的垂直方向 上的压应变是有利的。相反，在矩形半导体层侧面的垂直方向上的压 应变是相当不利的。因此，基于SMT的性能提高被认为较小。在(110 ) 侧面FinFET的情况下，在村底的垂直方向上的压应变和矩形半导体 层侧面的垂直方向上的压应变二者都是不利的；所以，预计SMT会 降低晶体管性能。
同样，在p沟道(100)侧面FinFET中只有半导体衬底的主面 的垂直方向上的压应变引起性能改进这一事实是无法从传统的体硅压 电电阻系数预知的知识，并且是由本发明人的用于将机械应变引入实 际FinFET的试验第一次揭露出来的。图5是示出当在p沟道(100) 側面FinFET中在半导体衬底主面的垂直方向上引入压应变时迁移率 变化率的测量结果的曲线图。在使用FinFET的该试验中，获得正的 迁移率变化率，其远大于从体压电电阻系数预测到的迁移率变化率。
在以这种方式将SMT引入FinFET的情况下获得这种显著的性 能提高局限于特定侧面取向和载流子极性的情况。因此，为了实现高 性能FinFET,具体来说，高性能互补FinFET，需要引入能够根据侧 面取向和载流子极性优化由SMT导致的应变方向的"特殊"器件结构。 这不是排他地局限于FinFET,这同样也适合于纳米线晶体管。
下面参照
采用由本发明的发明人所得到的上述发现和 知识的实施例。第一实施例
根据本实施例的半导体器件被设置为包括半导体衬底；长方体 形状的半导体层，形成在该半导体衬底的上部并且具有平行于该半导
向的侧面；以及p沟道金属绝缘体半导体场效应晶体管(pMISFET)。 该pMISFET具有至少形成在该长方体形状的半导体层的侧面处的 沟道区；至少形成在该长方体形状的半导体层的侧面上的栅电介质膜； 覆盖该沟道区的栅电极，所述栅电介质膜夹在所述栅电极和所述沟道 区之间；以及形成在该长方体形状的半导体层内的一对源/漏区，其形 成方式为将该沟道区置于该对源/漏区之间。在垂直于该半导体衬底的 主面的方向上，该沟道区^皮施加有压应变。
图6是示出本实施例的半导体器件的顶视图的图。图l是示意性 示出图6的沿线A-A，所取的器件截面的图。图7示出沿图6的线B-B， 所取的截面。
如图l的示意性截面图中所示，该半导体器件形成在具有衬底硅 10和其上的埋入氧化物膜12的SOI衬底14上。该器件具有长方体 形状的半导体层40，其形成在SOI衬底14的上部并具有平行于SOI 衬底14延伸的顶部表面和垂直于SOI村底14的具有(100)晶面的 侧面；至少形成在矩形半导体层40的側面的沟道区18;形成在其中 形成有沟道区18的矩形半导体层40的侧面上和硬掩模层42的侧面上 的栅绝缘膜20;以及栅电极30，其覆盖沟道区18，栅绝缘膜20夹在 所述栅电极和所述沟道区之间。栅电极30具有由金属膜22和其中含 有例如磷(P)等选择杂质的多晶硅膜(半导体膜)24构成的多层结 构。多晶硅膜24延伸以填充在相邻的平行半导体层40之间的部分。
如图7中所示，在矩形半导体层40中提供一对源区和漏区32， 其中例如掺杂硼(B)作为杂质，该对源区和漏区被形成为将沟道区 18置于其间。此外，如图6或图8中所示，其两侧上的栅电极30和 侧壁电介质膜34被形成为使得它们与所述多个矩形半导体层40垂直 相交。这样，本实施例的半导体器件是所谓双栅结构类型的p沟道SOI-FinFET。
在该FinFET中，栅电极30的多晶硅膜24的杂质浓度不均匀。 该杂质浓度在从栅电极30的多晶硅膜24的最下层(即SOI村底14 侧)向上的方向上变高。该变化的杂质浓度特征使得多晶硅膜24在沟 道区18的上表面的高度以上的区域中的杂质浓度高于矩形半导体层 40的顶部表面即沟道区18的上表面的高度处的杂质浓度。
通过以这种方式将多晶硅膜24设置为使得在沟道区18的两个侧 面处的区域的杂质浓度降低，同时增加沟道区18的上侧的区域的杂质 浓度，在SMT处理中多晶硅膜24的非晶化和体积膨胀只略微发生在 沟道区18的上侧上的区域中。因此，只在垂直于SOI衬底14的方向 上引起压应变(0.05%或更大的应变量)，而在垂直于矩形半导体层 40的侧面的方向上不引起压应变(小于或等于0.05%的应变量)。在 此需要指出，应变量￡由￡= (a-a。) /a。来定义，其中a。是不存在任 何应变时晶体的晶格间距，"a"是已经对其施加了应变后晶体的晶格间 距。通常可以通过拉曼光语测量(也被称为拉曼光谱分析)来估计该 应变量。
从图4可以看到，根据本实施例的p沟道FinFET ( pFinFET )， 电荷栽流子的迁移率被提高。因此可以实现具有增加的驱动电流量的 pFinFET。
在此应该指出，包含在栅电极30的多晶硅膜24中的杂质的优选 例子包括但不限于磷(P)、砷(As)或锗(Ge),在制造该半导体 器件的过程中通过离子注入该杂质引起多晶硅的非晶化。在包括多晶 硅膜24内最上层的、在沟道区18的上表面的高度以上的区域中，将 杂质浓度优选设置为大于或等于2xl02°cm-3并且小于或等于 2xlO"cnT3。该值的设定是为了避免在离子注入期间对栅绝缘膜20和/ 或栅电极30造成的离子注入损伤的过度增加，同时引起足够程度的非 晶化和体积膨胀。另外，为了抑制在矩形半导体层40的两个侧面处区 域中的非晶化和体积膨胀，同时避免栅电阻的过度增加，多晶硅膜24 的最下层的杂质浓度优选设置为使得它大于或等于2xl0"cm^并且小
14于2xl02Ucm J。
为了增加电流量，希望如图1或图6中所示相互平行地布置多于 两个的矩形半导体层40 (沟道区18)。此时，这些矩形半导体层的布 局间隔或"节距"优选设置为10nm或更大，以避免将在相邻矩形半导 体层之间形成的栅电极30的电阻的增加，并且希望小于或等于 250nm，以增加电流量。注意，使用这种多个矩形半导体层布局对于 本文公开的发明概念来说不是必须的。
另外，栅电极30的金属膜22的材料的例子有金属硅化物、氮化 钛(TiN)、鴒(W)、碳化钽(TaC)等。
另外，优选将埋入氧化物膜12的厚度设置为5nm或更大而小于 或等于200nm,以避免在沟道和衬底之间电容的过度增加，同时又增 强了对短沟道效应的耐受性。
优选将栅电才及30的多晶硅膜24距离硬掩模层42的顶部表面的 高度设置为10nm或更大而小于或等于200nm，以避免栅电阻的过度 增加同时在蚀刻栅电极的过程中保持可控性。
优选将矩形半导体层40的高度设置为3nm或更大而小于或等于 100nm，以避免载流子迁移率的过度减小，同时在蚀刻矩形半导体层 时保持可控性。
为了获得增强的短沟道效应耐受性，优选将矩形半导体层40的 宽度，即沟道区18的矩形半导体层40的厚度，设置为小于或等于L/2, 其中L是栅长度。另一方面，从避免栽流子迁移率的过度减小的观点 来看，优选将矩形半导体层宽度设置为3nm或更大。
接下来，下面参照图8至图14给出本实施例的半导体器件的制 造方法的说明。图8和图10-14是示意性示出本实施例的半导体器件 的制造中的截面图。另外，图9是示出在本实施例的半导体器件的制 造中器件结构的顶视图的图。
首先，如图8中所示，在衬底硅10上形成本质上包括埋入氧化 物膜12、 SOI层44和硬掩模层42的结构。随后，如图9和图10(沿 图9的线C-C，所取的截面图)中所示，在图案化硬掩模层42之后，利用该硬掩模层42作为掩模蚀刻SOI层44以处理SOI层44,使得 在沿着矩形半导体层宽度的方向上变窄，从而形成矩形半导体层40。
随后，如图ll中所示，在长方体形状的半导体层40的侧面和硬 掩模层42的顶部表面和側面上形成栅绝缘膜20。在该栅绝缘膜20上 形成金属膜22;此外，在该金属膜22上沉积其中原位掺杂有杂质P 的多晶硅膜24a。通过该多晶硅膜24a填充相邻的矩形半导体层40之 间的空间。然后，如图12中所示，抛光多晶硅膜24a以进行平整化， 从而露出硬掩模层42。
随后，如图13中所示，在平整后的多晶硅膜24a上另外形成原 位掺杂磷(P)的多晶硅膜24b。然后，通过离子注入将选择的杂质例 如P以高浓度掺杂到该多晶硅膜24b中，从而使多晶硅膜24b非晶化。 随后，在多晶硅膜24b上形成用于图案化栅电极的硬掩模层；然后， 图案化该硬掩模层。然后，利用该硬掩模层作为掩模，图案化多晶硅 膜24和金属膜22加上栅绝缘膜20。然后，在栅电极30的栅长度方 向的两侧上形成侧壁绝缘膜34 (图6、 7)。
然后，利用用于图案化栅电极的硬掩模层和侧壁绝缘膜34作为 掩模将p型杂质掺杂到矩形半导体层40中，从而形成源/漏区32 (图 6、 7)。随后，如图14中所示，在去除了用于图案化栅电极的硬掩模 层之后，在栅电极30上形成应力衬里电介质膜50;然后，例如借助 于快速热退火(RTA)技术进行退火处理，从而使多晶硅膜24b结晶， 由此使得在栅电极30中引起压应力。然后去除应力衬里电介质膜50。
利用上述制造过程，形成图1和图6-7中所示的本实施例的半导 体器件。
注意，当在多晶硅膜24b中进行高浓度杂质的离子注入时，优选 以投影范围(projected range ) Rp处于多晶硅膜24b内的方式设置加 速能量。该加速能量设置是为了减小对栅绝缘膜20等造成的离子注入 损伤，并且还保持了用于对多晶硅膜24施加应变的有效浓度分布。
在这里使用的应力衬里电介质膜50的例子有氮化硅膜或氧化硅 膜等，其通过化学气相沉积(CVD)方法形成。
16尽管在本实施例中已经说明了 (100)面侧面类型的p沟道 FinFET,但是从图3可以明显看出，即使当对(110 )侧面的n沟道 FinFET应用类似的结构和处理时，也可以获得类似的驱动电流增加 效果。
第二实施例
本实施例的半导体器件是p沟道纳米线晶体管，其与图1中所示 的第 一 实施例的半导体器件类似，其中硬掩^t层42被去除并且还通过 使栅绝缘膜置于其间的方式在矩形半导体层40的顶部表面上即沟道 区18的上面上提供栅电极。除了将FinFET的结构用作纳米线晶体管 结构以外，本实施例与第一实施例类似；因此，将省略对其重复内容 的描述。
图15是本实施例的半导体器件在与其栅长度方向成直角的方向 上的示意截面图。如图15中所示，在具有(100)面侧面的长方体形 状的半导体层40处形成的沟道区18的上表面上也形成栅绝缘膜20， 并且以覆盖沟道区18的方式经由栅绝缘膜20形成具有由金属膜22 和多晶硅膜24构成的多层结构的栅电极30。这样，该纳米线晶体管 具有所谓的三栅结构，其在矩形半导体层40的沟道区18的顶部表面 和两个侧面上具有三个栅电极。
在该纳米线晶体管中，栅电极30的多晶硅膜24中的杂质浓度不 均匀。该杂质浓度在从栅电极30的多晶硅膜24的最下层(即SOI衬 底14侧)向上的方向上变高。该特征使得多晶硅膜24在沟道区18 的上表面的高度以上的区域中的杂质浓度高于沟道区18的上面的高 度处的杂质浓度。
通过以这种方式降低多晶硅膜24中的沟道区18的两个侧面上的 区域的杂质浓度，同时增加沟道区18的上侧的区域的杂质浓度，在 SMT处理中多晶硅膜24的非晶化和体积膨胀只主要发生在其中形成 有沟道区18的矩形半导体层40的上侧上的区域中。因此，只在垂直 于SOI衬底14的方向上引起压应变(0.05%或更大的应变量)，而在 垂直于矩形半导体层40的侧面的方向上不引起压应变(0.05%或更小的应变量)。
因此，从图4可以明显看出，本实施例的p沟道纳米线晶体管使 得与第一实施例的pFinFET类似的方式提高载流子迁移率。因此可以 实现具有增加的驱动电流量(即增强的电流驱动能力)的p沟道纳米 晶体管。
接下来，参照图16至图21给出本实施例的半导体器件的制造方 法的说明。图16-21是示意性示出本实施例的半导体器件的制造中的 截面结构的图。
首先，如图16中所示，在衬底硅10上形成本质上包括埋入氧化 物膜12、 SOI膜44和硬掩模层42的结构。然后，如图17中所示， 在已经图案化硬掩;^层42之后，利用该硬掩模层42作为掩模蚀刻SOI 层44，以使SOI层44在矩形半导体层宽度方向变窄，从而形成长方 体状半导体层40。
随后，如图18中所示，在矩形半导体层40的顶部表面和侧表面 上形成栅绝缘膜20。然后在该栅绝缘膜20上形成金属膜22;此外， 在该金属膜22上沉积其中原位掺杂有杂质P的多晶硅膜24。通过该 多晶硅膜24填充相邻的矩形半导体层40之间的空间。然后如图19 中所示，向回蚀刻该多晶硅膜24，使其成为薄膜。
然后，如图20中所示，通过离子注入将例如P的高浓度杂质掺 杂到该薄膜化的多晶硅膜24中，从而使该多晶硅膜24的上部非晶化。 随后，在多晶硅膜24上形成用于图案化栅电极的硬掩模层；然后，图 案化该硬掩模层。然后，利用该硬掩模层作为掩模，图案化多晶硅膜 24和金属膜22以及栅绝缘膜20。然后，在栅电极30的栅长度方向的 两侧上形成侧壁电介质膜(未示出)。
然后，利用用于图案化栅电极的硬掩模层和侧壁电介质膜34作 为掩模将p型杂质掺杂到矩形半导体层40中，从而形成源/漏区(未 示出)。随后，如图21中所示，在已经去除用于图案化栅电极的硬掩 模层之后，在多晶硅膜24上形成应力村里电介质膜50;然后，例如 通过RTA技术进行退火，从而使多晶硅膜24结晶，由此使得在栅电极30的多晶硅膜24中引起压应力。然后，去除应力衬里电介质膜50。 利用上述制造过程，形成图15中所示的本实施例的半导体器件。 应该指出，当在多晶硅膜24中进行高浓度的杂质的离子注入时， 优选以投影范围Rp在矩形半导体层40的顶部表面之上的方式设置加 速能量。这是为了减小对栅绝缘膜20等造成的离子注入损伤，并且还 保持了用于对多晶硅膜24施加应变的有效浓度分布。
还应该指出，尽管在本实施例中^L明了 p沟道(100)面侧面纳 米线晶体管，但是从图3可以明白，通过对(110)侧面类型的n沟道 纳米线晶体管应用类似的结构和处理，也可以获得类似的驱动电流增 加效果。
第三实施例
本实施例的半导体器件是p沟道FinFET，其与图1中所示的第 一实施例的半导体器件类似，其中栅电极的半导体膜被修改成使得其 最下表面在长方体形状的半导体层的顶部表面之上。除了该结构差别 以外，该器件与第一实施例相同;因此，在此将省略重复的描述。
图22是本实施例的半导体器件在与其栅长度方向成直角的方向 上的示意截面图。如图22中所示，栅电极30的多晶硅膜24的最下表 面被设置为覆盖沟道区18的上表面，即矩形半导体层40的顶部表面。 换句话说，它成为相邻沟道区18(矩形半导体层40)之间的空间被埋 入金属膜22的结构。
覆盖硬掩模层42的结构与第 一实施例的半导体器件的结构类似， 使得通过多晶硅膜24在垂直于SOI衬底14的方向上在矩形半导体层 40内引起压应变(0.05%或更大的应变量)。另外，尽管相邻矩形半 导体层40之间的空间完全被金属膜22填充，但是因为金属的热膨胀 系数比硅的大，因此当在高温已经形成金属膜22之后尝试将其冷却到 室温时，金属膜22收缩。作为该金属收缩的结果，在矩形半导体层 40内在SOI衬底14的垂直方向上的压应变进一步增加，导致在矩形 半导体层40的侧面的垂直方向上引起扩展或张应变。
因此，从图4可以明白，与第一实施例的pFinFET相比较，本
19实施例的pFinFET使得载流子迁移率进一步提高。因此可以实现具有 进一步增加的驱动电流量的p沟道FinFET。
接下来，参照图23-24给出本实施例的半导体器件的制造方法的 说明。该说明尤其涉及与第一实施例的制造方法的不同点。图23和图 24是示出本实施例的半导体器件的制造工艺步骤的示意性截面图。
如图23中所示，在长方体状半导体层40的两个侧面上已经形成 栅绝缘膜20之后，以填充相邻矩形半导体层40之间的空间的方式在 栅绝缘膜20上形成金属膜22。然后，如图24中所示，通过抛光来平 整化金属膜22，从而露出硬掩模层44。然后通过与第一实施例类似的 处理步骤制造图22中所示的本实施例的半导体器件。
尽管在本实施例中说明了 p沟道(100)侧面FinFET，但是从图 3可以明白，通过对n沟道(110)侧面FinFET应用类似的结构和处 理，也可以获得类似的驱动电流增加效果。
另外，通过对第二实施例的纳米线晶体管应用本实施例的器件结 构也可以获得类似效果。
第四实施例
本实施例的半导体器件与图l中所示的第一实施例的半导体器件 类似，其中用体硅衬底替换SOI衬底。周此，将省略对其重复内容的 描述。
图25是本实施例的半导体器件在垂直于其栅长度方向的方向上 的示意性截面图。如其中示出的，pFinFET形成在体硅衬底60上， 而不是SOI衬底上。例如，设置氧化硅膜的器件隔离电介质膜62和 贯穿(punch-through)抑制半导体层64,所述贯穿抑制半导体层64 位于每个矩形半导体层40之下并且被元件隔离电介质膜62插入。
在此，为了切断经由体硅衬底60从源到漏的电流流动路径(贯 穿)，优选将贯穿抑制半导体层64配置成使得其杂质浓度大于或等于 lxl018cm—3并且小于或等于lxl02°cm-3。
除了半导体衬底以外的器件结构与第 一 实施例的半导体器件的
结构完全相同，使得由于栅电极的多晶硅膜引起的应变，可以类似地预期晶体管的性能提高。另外，体硅衬底在成本上低于SOI衬底；因 此，根据本实施例，可以减小制造成本。
接下来，参照图26-28给出本实施例的半导体器件的制造方法的 说明，该说明尤其涉及与第一实施例的制造方法的差异。图26-28是 示出本实施例的半导体器件的制造工艺步骤的示意性截面图。
如图26中所示，在体硅衬底60上已经图案化硬掩模层42之后， 利用该硬掩模层42作为掩模蚀刻体珪衬底60，以处理体硅村底60， 使其在矩形半导体层宽度方向上变窄，从而形成矩形半导体层40。接 下来，如图27中所示，沉积器件隔离电介质膜62并通过抛光技术使 其平整化，从而露出硬掩模层42。
接下来，如图28中所示，通过反应离子蚀刻(RIE)向回蚀刻 器件隔离电介质膜62;然后通过离子注入在其中掺杂选择的杂质，例 如P，从而在每个矩形半导体层40下形成贯穿抑制半导体层64。然 后，通过与第一实施例类似的处理步骤制造图25中所示的本实施例的 半导体器件。
注意，尽管在本实施例中说明了 (100)侧面的p沟道FinFET， 但是从图3可以明白，通过对n沟道(110)侧面FinFET应用类似的 结构和处理，也可以获得类似的驱动电流增加效果。
另外，通过对第二实施例的纳米线晶体管应用本实施例的器件结 构也可以获得类似效果。
第五实施例
本实施例的半导体器件与图1中所示的第 一实施例的半导体器件 类似，其中金属膜被省略并且栅电极只由单一的多晶硅制成。因此， 在此省略对其重复内容的描述。
图29是本实施例的半导体器件的示意性截面图，其与该半导体 器件的栅长度方向成直角。如该图所示，栅电极30由单层多晶硅膜 24形成。
除了栅电极30是只由多晶硅膜24构成的单层的配置以外，其余 结构与第一实施例的半导体器件完全相同；所以由栅电极的多晶硅膜引起的应变可以类似地预期晶体管性能的提高。另夕卜，根据本实施例， 因为栅电极被配置成为单层结构，所以存在半导体器件的制造变得更 容易并且降低了生产成本的优点。
注意，尽管在本实施例中说明了 p沟道(100)侧面FinFET，但 是从图3可以明白，通过对n沟道(110)侧面FinFET应用类似的结 构和处理可以获得类似的驱动电流增加效果。
另外，通过对第二实施例的纳米线晶体管应用本实施例的结构也 可以获得类似效果。
第六实施例
本实施例的半导体器件是由p沟道(100)侧面FinFET和n沟 道(100)侧面FinFET构成的互补半导体器件。该半导体器件具有 半导体衬底；形成在该半导体衬底的上部并具有平行于该半导体村底 主面的顶部表面和垂直于该半导体衬底主面的(100)晶面取向的侧面 的多于一个的长方体形状的半导体层；以及p沟道金属绝缘体半导体 场效应晶体管(pMISFET)。该pMISFET具有形成在该长方体形 状的半导体层内的沟道区；形成在该沟道区的侧面上的栅绝缘膜；覆 盖该沟道区的斥册电极，该才册绝缘膜夹在所述才册电极和所述沟道区之间； 以及形成在该矩形半导体层内的一对源/漏区，其形成方式为将该沟道 区置于该对源/漏区之间，其中在垂直于半导体衬底主面的方向上对沟 道区施加压应变。该实施例器件进一步包括形成在该半导体衬底的 上部并具有平行于该半导体村底主面的第二顶部表面和垂直于该半导
体村底主面的(100)面取向的第二側面的第二长方体形状的半导体层、 以及n沟道MISFET ( pMISFET )。该nMISFET具有形成在该第 二矩形半导体层内的第二沟道区；形成在该第二沟道区的第二侧面上 的第二栅绝缘膜；覆盖该第二沟道区的第二栅电极，该第二栅绝缘膜 置于第二栅电极和笫二沟道区之间；以及形成在该第二矩形半导体层 内的一对第二源/漏区，其形成方式为将该第二沟道区置于该对源/漏
二侧面的方向上的压应变二者^皮一起施加到该第二沟道区。图30是本实施例的互补半导体器件的示意性截面图。在该图的 左手部分示出n沟道FinFET,而该图的右手部分是p沟道FinFET。 该p沟道FinEFT具有图1的第一实施例的结构；该n沟道FinFET 具有已经结合图2描述的结构。
对于该p沟道FinFET,其被形成为使得多晶硅膜24中的杂质浓 度在沿着从多晶硅膜24的最下层直到硬掩模层42的上表面的高度的 厚度方向上增加，并且与硬掩模层42的上面的高度处的杂质浓度相 比，在硬掩模层42的上表面的高度之上的区域中的杂质浓度也变得更 高。 一个例子是多晶硅膜24的最下层的杂质浓度大于或等于 2xl0"cm^并小于或等于2xl02Vm-3，而位于硬掩模层42的上表面的 高度之上的区域中的杂质浓度大于或等于2xl02°CnT3并小于或等于 2xlO"cnT3。对于n沟道FinFET，多晶》圭膜24中的杂质浓度几乎均 匀，并且被设置为例如大于或等于2xl02VnT3并小于或等于 2xl02W3。
利用这些杂质浓度分布设置，使得p沟道FinFET只在半导体村 底的主面的垂直方向上引起压应变(0.05%或更大的应变量)，而在 矩形半导体层的侧面的垂直方向上不引起压应变(0，05%或更小的应 变量)；对于n沟道FinFET，在半导体村底主面的垂直方向上和矩 形半导体层侧面的垂直方向上都引起压应变(0.05%或更大的应变 量)。结果，从图3和图4可以明白，可以同时提高n沟道FinFET 的性能和p沟道FinFET的性能。
在此需要指出，在将第一实施例的结构引入n沟道(110)侧面 FinFET和p沟道(100)侧面FinFET时可期望最大的性能提高。然 而，在配置具有n沟道FinFET和p沟道FinFET的互补FinFET的 情况下，优选地，n沟道和p沟道FinFET的侧面晶向如在本实施例 中那样彼此相同，以抑制电路布局面积的增加。
还应该指出，尽管在此已经说明了 FinFET,但是通过将本实施 例的结构应用到纳米线晶体管也可以获得类似效果。
第七实施例本实施例的半导体器件是由p沟道(110)侧面FinFET和n沟 道(110)侧面FinFET构成的互补半导体器件。该半导体器件具有 半导体衬底；形成在该半导体衬底的上部并具有平行于该半导体村底 主面的顶部表面和垂直于该半导体衬底主面的(110)晶面取向的侧表 面的长方体形状的半导体层；形成在该半导体衬底的上部并具有平行 于该半导体衬底主面的第二顶部表面和垂直于该半导体村底主面的 (110)面取向的第二侧表面的第二长方体形状的半导体层；pMISFET 以及nMISFET。该pMISFET具有形成在矩形半导体层内的沟道区； 形成在该沟道区的侧面上的栅绝缘膜；覆盖该沟道区的栅电极，该栅 绝缘膜夹在所述栅电极和所述沟道区之间；以及形成在该矩形半导体 层内的一对源/漏区，其形成方式为将该沟道区置于该对源/漏区之间。 该nMISFET具有形成在第二矩形半导体层内的第二沟道区；形成 在该第二沟道区的第二侧面上的第二栅绝缘膜；覆盖该第二沟道区的 第二栅电极，该第二栅绝缘膜夹在第二栅电极和第二沟道区之间；以 及形成在该第二矩形半导体层内的一对第二源/漏区，其形成方式为将 该第二沟道区置于该对源/漏区之间，其中在垂直于半导体衬底主面的 方向上的压应变^皮施加到该第二沟道区。
图31是本实施例的互补半导体器件的示意性截面图。该图的左 边部分示出n沟道FinFET，该图的右边部分是p沟道FinFET。该n 沟道FinEFT是将图1的第一实施例的结构应用于n沟道FinFET。
对于该n沟道FinFET，其被形成为使得多晶硅膜24中的杂质浓 度在沿着从多晶硅膜24的最下层直到硬掩模层42的上表面的高度的 厚度方向上增加，并且与硬掩模层42的上面的高度处的杂质浓度相 比，在硬掩模层42的上表面的高度之上的区域中的杂质浓度也变得更 高。例如，多晶硅膜24的最下层的杂质浓度大于或等于2xlO"cnT3 并小于或等于2xl02Gcm-3，而在硬掩模层42的上表面的高度之上的区 域中的杂质浓度大于或等于2xl0"cm^并小于或等于2xlO"cnT3。对 于p沟道FinFET，多晶硅膜24中的杂质浓度几乎均匀，并且被设置 为相对低的水平。例如将该杂质浓度设置为大于或等于2xl0"cn^并小于2xl02Vm-3。
利用该杂质浓度分布设置，使得n沟道FinFET只在半导体衬底 的主面的垂直方向上引起压应变(0.05%或更大的应变量)，而在矩 形半导体层的侧面的垂直方向上不引起压应变(0.05%或更小的应变 量)；对于p沟道FinFET,在半导体衬底主面的垂直方向上和矩形 半导体层侧面的垂直方向上都不引起任何压应变(小于或等于0.05% 的应变量)。从图3和图4可以明白，其结果是可以提高n沟道FinFET 的性能并同时防止p沟道FinFET的性能下降。
应该指出，尽管在此已经说明了 FinFET,但是通过将本实施例 的结构应用到纳米线晶体管也可以获得类似效果。
第八实施例
本实施例的半导体器件是由p沟道(100)侧面FinFET和n沟 道(100)侧面FinFET配置的互补半导体器件。该半导体器件具有 半导体衬底；形成在该半导体衬底的上部并具有平行于该半导体衬底
矩形形状的半导体层；以及pMISFET。该pMISFET具有至少形成 在该矩形半导体层的侧面上的沟道区；形成在该矩形半导体层的侧面 上的栅绝缘膜；覆盖该沟道区的栅电极，该栅绝缘膜夹在所述栅电极 和所述沟道区之间；以及形成在该矩形半导体层内的一对源/漏区，其 形成方式为将该沟道区置于该对源/漏区之间，其中在该半导体衬底主
沟道区。本实施例的器件进一步包括形成在该半导体衬底的上部并
具有平行于该半导体村底主面的第二顶部表面和垂直于该半导体村底 主面的(100)面取向的第二侧面的第二矩形形状的半导体层、以及 nMISFET。该nMISFET具有至少形成在该第二矩形半导体层的侧 面上的第二沟道区；形成在该第二矩形半导体层的第二侧面上的第二 栅绝缘膜；覆盖该第二沟道区的第二栅电极，该第二栅绝缘膜夹在第 二栅电极和第二沟道区之间；以及形成在该第二矩形半导体层内的一 对第二源/漏区，其形成方式为将该第二沟道区置于该对第二源/漏区之间，其中在该半导体衬底主面的垂直方向上的压应变和该第二侧面 的垂直方向上的张应变都被施加到该第二沟道区。
图32是本实施例的互补半导体器件的示意性截面图。该图的左 边部分示出n沟道FinFET，该图的右边部分是p沟道FinFET。该p 沟道FinEFT被设置为具有图22的第三实施例的结构；该n沟道 FinFET具有已经结合图2说明了的结构。
对于该p沟道FinFET,其被设置为使得栅电极30的多晶硅膜 24的最下层位于硬掩模层42的上表面处或之上的位置处。更具体来 说，它被形成为使得通过金属膜22填充沟道区18之间的部分。对于 n沟道FinFET,它被形成为使得用多晶硅膜24埋入沟道区18之间的 部分。另外，对于n沟道FinFET，多晶硅膜22中的杂质浓度是几乎 均匀的，并且^f皮设置为例如2xl02Gcm°或更大并且小于或等于 2xl021cm-3。
利用该结构，该p沟道FinFET使得在衬底的垂直方向上的压应 变增加，导致在矩形半导体层侧面的垂直方向上引起拉伸。对于n沟 道FinFET，在村底的垂直方向上和矩形半导体层侧面的垂直方向上 都引起压应变。结果，从图3和图4可以明白，可以同时提高n沟道 FinFET和p沟道FinFET 二者的性能。
尽管在此已经说明了 FinFET，但是通过将本实施例的结构应用 到纳米线晶体管也可以获得类似效果。
第九实施例
本实施例的半导体器件是由p沟道(110)侧面FinFET和n沟 道(110)侧面FinFET构成的互补半导体器件。该半导体器件具有 半导体衬底；形成在该半导体村底的上部并具有平行于该半导体衬底
矩形形状的半导体层；形成在该半导体衬底的上部并具有平行于该半 导体衬底主面的第二顶部表面和垂直于该半导体衬底主面的(110)面 取向的第二侧面的第二矩形形状的半导体层；pMISFET以及
nMISFET。该pMISFET具有至少形成在该矩形半导体层侧面上的沟道区；形成在该沟道区的侧面上的栅绝缘膜；覆盖该沟道区的栅电 极，该栅绝缘膜夹在该栅电极和该沟道区之间；以及形成在该矩形半 导体层内的一对源/漏区，其形成方式为将该沟道区置于该对源/漏区 之间。该nMISFET具有至少形成在该第二矩形半导体层的侧面上 的第二沟道区；形成在该第二矩形半导体层的第二侧面上的第二栅绝 缘膜；覆盖该第二沟道区的第二栅电极，该第二栅绝缘膜夹在该第二 栅电极和该第二沟道区之间；以及形成在该第二矩形半导体层内的一 对第二源/漏区，其形成方式为将该第二沟道区置于该对源/漏区之间， 其中在该半导体衬底主面的垂直方向上的压应变和该第二侧面的垂直 方向上的张应变二者都被施加到该第二沟道区。
图33是本实施例的互补半导体器件的示意性截面图。该图的左 边部分示出n沟道FinFET，该图的右边部分是p沟道FinFET。该n 沟道FinEFT是将图22的第三实施例的结构应用于n沟道FinFET的 n沟道FinEFT。
对于该n沟道FinFET，其被配置为使得栅电极30的多晶硅膜 24的最下表面位于硬掩模层42的上表面处或之上的位置处。换句话 说，它被形成为使得通过金属膜22填充沟道区18之间的部分。对于 p沟道FinFET，它被配置成用多晶硅膜24埋入沟道区18之间的部分。 对于p沟道FinFET，使多晶硅膜24中的杂质浓度几乎均匀并且被设 置为相对低的水平。例如，将该杂质浓度设置为2xl0"cn^或以上并 小于2xl02°cm-3。
利用该杂质浓度分布设置，使得n沟道FinFET只在半导体衬底 的主面的垂直方向上引起压应变(0.05%或更大的应变量)，并且在 矩形半导体层的侧面的垂直方向上引起张应变(0.05%或更大的应变 量)。对于p沟道FinFET，在半导体衬底主面的垂直方向上和矩形 半导体层侧面的垂直方向上都不引起压应变(小于或等于0.05%的应 变量)。结果，从图3和图4可以明白，可以进一步提高n沟道FinFEl 的性能，同时避免p沟道FinFET的性能下降。
尽管已经参照具体实施例描述和示出了本发明，但是有关原理也适用于对本发明所属领域技术人员来说显而易见的多种其它实施例、修改和替换。因此，本发明只被所附权利要求及其可能的等同物所表示的范围限制。
权利要求
1. 一种半导体器件包括半导体衬底；具有长方体形状的半导体层，其形成在所述半导体衬底的上部，具有平行于所述半导体衬底的主面的顶部表面和垂直于所述半导体衬底主面的(100)面取向的侧面；以及pMISFET，其中所述pMISFET具有至少形成在所述半导体层的侧面处的沟道区；至少形成在所述半导体层的侧面上的栅电介质膜；覆盖所述沟道区的栅电极，所述栅电介质膜夹在所述栅电极和所述沟道区之间；以及形成在所述长方体形状的半导体层中的源/漏区，其形成方式为所述沟道区置于所述源/漏区之间，并且其中在垂直于所述半导体衬底主面的方向上，所述沟道区被施加有压应变。
2. 根据权利要求1所述的半导体器件，还包括 具有长方体形状的第二半导体层，其形成在所迷半导体衬底的上部，具有平行于所述半导体村底主面的第二顶部表面和垂直于所述半 导体衬底主面的(100)面取向的第二侧面；以及 nMISFET，其中所述nMISFET具有至少形成在所述笫二半导体层的所述第二 侧面处的第二沟道区；至少形成在所述第二半导体层的所述第二侧面 上的第二栅电介质膜；覆盖所述第二沟道区的第二栅电极，所述第二 栅电介质膜夹在所述第二栅电极和所述第二沟道区之间；以及形成在 所述第二半导体层中的第二源/漏区，其形成方式为所述第二沟道区置 于所述第二源/漏区之间，并且其中在垂直于所述半导体衬底主面的方 向上，所述第二沟道区净皮施加有压应变，而在垂直于所述第二侧面的 方向上，所述第二側面纟皮施加压应变。
3. —种半导体器件包括 半导体衬底；具有长方体形状的第一半导体层，其形成在所述半导体衬底的上 部，具有平行于所述半导体村底主面的第一顶部表面和垂直于所述半导体村底主面的(110)面取向的第一侧面；具有长方体形状的第二半导体层，其形成在所述半导体村底的上部，具有平行于所述半导体村底主面的第二顶部表面和垂直于所述半 导体衬底主面的(110)面取向的第二侧面；pMISFET;以及nMISFET，其中所述pMISFET具有至少形成在所述第一半导体层的第一侧面 处的第一沟道区；至少形成在所述第一半导体层的第一側面上的第一 栅电介质膜；覆盖所述第一沟道区的第一栅电极，所述第一栅电介质 膜夹在所述第一栅电极和所述第一沟道区之间；以及形成在所述第一 半导体层中的第一源/漏区，其形成方式为所述第一沟道区置于所述第 一源/漏区之间，所述nMISFET具有至少形成在所述第二半导体层的第二侧面 处的第二沟道区；至少形成在所述第二半导体层的第二侧面上的第二栅电介质膜；覆盖所述第二沟道区的第二栅电极，所述第二栅电介质 膜夹在所述第二栅电极和所述第二沟道区之间；以及形成在所述第二 半导体层中的第二源/漏区，其形成方式为所述第二沟道区置于所述第 二源/漏区之间，并且在垂直于所述半导体衬底主面的方向上，所述第二沟道区被施加 有压应变。
4. 根据权利要求1所述的半导体器件，其中，所述栅电极具有由 金属膜和半导体膜构成的多层结构，并且所述半导体膜的杂质浓度在从所述半导体层的所述半导体衬底侧向其上侧的方向上变高。
5. 根据权利要求1所述的半导体器件，其中，所述栅电极具有由 金属膜和半导体膜构成的多层结构，并且所述半导体膜其最低表面位于所述半导体层的顶部表面之上。
6. 根据权利要求1所述的半导体器件，其中，所述栅电介质膜只形成在所述半导体层的侧面上。
7. 根据权利要求l所述的半导体器件，其中，所述栅电介质膜还 形成在所述半导体层的顶部表面上。
8. 根据权利要求l所述的半导体器件，其中，所述半导体衬底是 SOI衬底。
9. 根据权利要求l所述的半导体器件，其中，所述半导体衬底是 体硅衬底。
10. 根据权利要求1所述的半导体器件，其中，所述栅电极具有 由金属膜和半导体膜构成的多层结构，所述半导体膜的杂质浓度在从 所述半导体膜的半导体衬底侧向其上侧的方向上变高，所述栅电介质 膜只形成在所述半导体层的侧面上，并且所述半导体衬底是SOI衬底。
11. 根据权利要求1所述的半导体器件，其中，在垂直于所述侧 面的方向上，所述沟道区^皮施加张应变。
12. 根据权利要求4所述的半导体器件，其中，所述栅电极的半 导体膜的杂质浓度在所述半导体膜的所述半导体衬底侧上的最下层处 大于或等于2xl0"每立方厘米(cm—3)并小于2xl02°Cm-3，并且在最 上层处小于或等于2xl021cm-3。
13. 根据权利要求3所述的半导体器件，其中，在垂直于第二側 面的方向上，所述第二沟道区^L施加张应变。
14. 一种制造半导体器件的方法，包括 在半导体衬底的上部形成具有长方体形状的多个半导体层；至少在所述半导体层的侧面上形成栅电介质膜； 在所述栅电介质膜上形成金属膜；在所述金属膜上以填充相邻的半导体层之间部分的方式沉积半导 体膜；进行杂质离子注入，以非晶化所述半导体膜的上部； 图案化所述半导体膜和所述金属膜，从而形成至少一个栅电极； 在所述栅电极上形成应力衬里电介质膜； 进行热处理，以使所述半导体膜的上部结晶；以及去除所述应力衬里电介质膜。
15. —种制造半导体器件的方法，包括 在半导体衬底的上部形成具有长方体形状的多个半导体层；至少在所述半导体层的侧面处形成栅电介质膜； 在所述栅电介质膜上以填充相邻的半导体层之间部分的方式形成 金属膜；通过抛光来平整所述金属膜；在所述金属膜上沉积半导体膜；进行杂质离子注入，以非晶化所述半导体膜的上部；图案化所述半导体膜和所述金属膜，从而形成至少一个栅电极；在所述栅电极上形成应力衬里电介质膜；进行热处理，以使所述半导体膜的上部结晶；以及去除所述应力衬里电介质膜。
全文摘要
提供一种根据侧面取向和载流子极性优化应变方向的FinFET和纳米线晶体管以及用于实现该晶体管的引入SMT的制造方法。一种半导体器件包括具有半导体衬底的pMISFET；形成在所述衬底的上部的长方体形状的半导体层，其具有平行于所述衬底主面的顶部表面和垂直于所述衬底主面的(100)面方向的侧面；形成在所述矩形半导体层中的沟道区；至少形成在矩形层的侧面上的栅绝缘膜；所述栅绝缘膜上的栅电极；以及形成在所述矩形半导体层中的源/漏区，将所述沟道区置于源/漏区之间。在所述衬底主面的垂直方向上，所述沟道区被施加有压应变。还公开了该器件的制造方法。
文档编号H01L29/10GK101546770SQ200910006800
公开日2009年9月30日 申请日期2009年2月27日 优先权日2008年3月28日
发明者内田建, 斋藤真澄 申请人:株式会社东芝