专利名称：半导体存储器件及其制造方法
技术领域：
本发明涉及一种半导体器件，更具体地说，涉及这样一种半导体器件及其制造方 法在形成包含于高度集成的半导体存储器件中的晶胞阵列时，降低了位线的寄生电容值。
背景技术：
通过在硅晶片的预定区域中注入杂质或沉积新材料来形成半导体器件。半导体器 件的代表性例子可以是半导体存储器件。半导体存储器件包括大量元件，例如晶体管、电容 器、电阻器等。各个元件经由导电层而互连在一起，从而在各个元件之间交流数据或信号。随着制造半导体器件的技术的日益发展，很多人正在就如下方法做透彻的研究 即，通过增加半导体器件的集成度而在一个晶片上形成更多芯片。为了增加集成度，将设计 规则所需的最小线宽制作得更小。此外，需要半导体器件以更高的速度和更少的能量损耗 来操作。为了增加半导体器件的集成度，半导体器件所包括的每个构成元件的尺寸应该减 小，而连接线的长度和宽度也应该减小。用于半导体存储器件的布线的代表性例子可以是 用于传输控制信号的字线、或用于传输数据的位线。当字线或位线的横截面面积减小时，电 阻值会增加。电阻值的增加会使数据传输率劣化，能量损耗量增加，最后导致半导体存储器 件的操作稳定性降低。另一方面，如果字线或位线的横截面尺寸保持与现有技术一样，那么当集成度增 加时，会无法避免地使字线与位线之间的物理距离减小。这会增加寄生电容值。与位线相 比，用于传输控制信号的字线具有相对较高的电位。由于寄生电容值的增加和字线的高电 位，使得用于传输从单位晶胞(cell，又称为单元)电容器接收的数据的位线可能无法正常 操作。如果不能经由位线顺畅地且正常地传输数据，那么用于探测和放大数据的读出放大 器可能无法探测到数据。这会造成读取错误。为了解决由位线的寄生电容值的增加所引起的问题，可以使用增加包含于半导体 存储器件的单位晶胞中的电荷量的方法。然而，为了实施上述方法，应该增加半导体存储器 件的单位晶胞所包括的电容器的尺寸。但是集成度越高，半导体存储器件所包括的电容器 占据的区域会越小。也就是说，随着半导体存储器件的集成度增加，单位晶胞所包括的电容 器的尺寸的增加存在极限。图Ia至图Ic是示出传统半导体存储器件的晶胞区域和问题的概念图。图la、图 Ib或图Ic示出了半导体存储器件所包括的6F2尺寸的单位晶胞。图Ia示出在晶胞区域中 包括凹式栅极的半导体存储器件。图Ib至图Ic示出在晶胞区域中包括埋入式栅极的半导 体存储器件。同时，在图Ia至图Ic所示的传统半导体存储器件的外围区域中形成传统栅 极图案和平面沟道区。参照图la，半导体存储器件的晶胞区域包括位于有源区102中的栅极图案110，其 中，该栅极图案110包括下栅电极112、上栅电极114、栅极硬掩模层116和栅极间隔物118。 在晶胞区域中形成凹陷部之后，在晶胞区域和外围区域上沉积导电材料，从而同时形成晶胞区域的栅极图案110和外围区域的另一个栅极图案110’。
在栅极图案110的两侧蚀刻在有源区102上形成的绝缘层165，从而形成接触插 塞106。在该情况下，接触插塞106连接至与电容器(未示出)连接的存储节点触点122、 以及与位线126连接的位线接触插塞124。在位线126上形成位线硬掩模层128。存储节 点触点122、位线126和位线接触插塞124借助于绝缘层(未示出)而电绝缘。参照图Ia所示的晶胞区域的构造，虽然用绝缘层实现了上述电绝缘，但是会在位 线126与存储节点触点122之间的重叠区域中产生寄生电容。此外，还可能在连接至位线 接触插塞124的接触插塞106与栅极图案110之间产生寄生电容。换句话说，从图Ia所示 的晶胞区域可以看出，具有不同特性的电荷可以被传输或存储至相邻导电区域中。半导体 存储器件的集成度越高，相邻导电区域之间的物理距离就越短，从而导致寄生电容值增加。 为了解决这个问题，近年来已经提出包括埋入式栅极的半导体器件。在埋入式栅极中，栅极 图案的顶部形成于有源区表面的下方。参照图lb，半导体存储器件包括位于有源区142中的栅极图案150，该栅极图案 150包括栅电极152和栅极硬掩模层156。在该情况下，因为晶胞区域的一个栅极图案与 外围区域的另一个栅极图案在构造和高度上不相同，因此用晶胞开放掩模或晶胞遮蔽掩模 (即覆盖整个外围区域并在整个晶胞区域开放的掩模，反之亦然)蚀刻绝缘层，从而形成晶 胞区域的栅极图案150和外围区域的另一个栅极图案110’。因为栅极图案150被埋入到有源区中，因此图Ib的半导体存储器件不需要图Ia 所示的形成于有源区102上的接触插塞106。而用绝缘层165使存储节点触点162、位线 166和位线接触插塞164电绝缘。此外，在形成外围区域的栅极图案110’之后，存储节点触 点162和位线接触插塞164以与图Ia的方式相同的方式形成。在形成外围区域的栅极图 案110’之前在晶胞区域中沉积绝缘层165，由此保护位于绝缘层165下方的栅极图案150。 在形成外围区域的栅极图案110’之前，在晶胞区域中蚀刻绝缘层165从而将有源区142的 上部露出来。存储节点触点162和位线接触插塞164直接与露出的有源区142的上部连接。 在位线接触插塞164上形成位线166和位线硬掩模层168。接触插塞对于图Ib所示的半导体存储器件来说是不需要的，因此在图Ia中由寄 生电容引起的问题不会在图Ib的器件中产生。但是因为绝缘层165的厚度没有减小，因此 要保证形成存储节点触点162和位线接触插塞164的工序裕量是困难的。更详细地来说，绝缘层165以较大的厚度沉积，接着被蚀刻以使有源区142的上部 表面露出。最后，在凹陷部中填充导电材料，从而形成存储节点触点162和位线接触插塞 164。但是因为设计规则减小，要通过蚀刻较厚地沉积的绝缘层而使有源区142的上部表面 露出是困难的。如果将导电材料填充到有源区142未完全露出的凹陷部中，那么存储节点 触点162、位线接触插塞164和包含于有源区142中的源极/栅极区之间的接面电阻值会增 力口。这可能会导致半导体存储器件发生故障。由于这个问题，要将存储节点触点162和位 线接触插塞164中的每一者形成至具有足够的深度以降低寄生电容值是困难的。参照图lc，半导体存储器件包括位于有源区172中的栅极图案180，其中该栅极图 案180包括栅电极182和硬掩模层186。在采用了埋入式栅极结构这方面，图Ic的半导体 存储器件与图Ib的半导体存储器件相类似，但是在图Ic的半导体存储器件中，移除了绝缘 层165以形成存储节点触点192和位线接触插塞194，从而减小了位线196与有源区172之间的距离。在位线196与有源区172之间形成垫氮化物层(未示出)。具体地说，使用晶胞 开放掩模或晶胞遮蔽掩模完全蚀刻绝缘层，从而形成了晶胞区域的栅极图案180和外围区 域的栅极图案110’。更详细地说，如果使用与在外围区域中形成的栅极图案的栅电极的材料相同的材 料同时形成位线196和与晶胞区域的有源区172连接的位线接触插塞194，那么位线接触插 塞194、位线196和位线硬掩模层198均可以形成为处 于与图Ia的栅极图案所在的高度相 同或更低的高度上。经由上述工序，降低了位线196所在的高度，因此与图Ib的半导体存 储器件不同的是，图Ic的半导体存储器件在形成存储节点触点192和位线接触插塞194方 面没有困难。图Ic所示的半导体存储器件具有可以容易地形成存储节点触点192和位线接触 插塞194的优点，但是类似于图la，这无可避免地增加了寄生电容值。寄生电容值增加的原 因在于在位线接触插塞194、位线196和存储节点触点192之间的相邻区域变大了，并且位 线接触插塞194与栅极图案180之间的距离变短了。如上所述，半导体存储器件的集成度越高，寄生电容值越大。同时，用于限制出现 寄生电容的单位晶胞构造不具有足够用于形成存储节点触点或位线接触插塞的工序裕量， 从而在单位晶胞构造中产生非预期的缺陷部分的可能性增加了。
发明内容
本发明的各种实施例旨在提供一种大致消除了由现有技术的局限和缺点造成的 一个或多个问题的半导体存储器件及其制造方法。在形成高度集成的半导体器件的晶胞阵 列时，本发明的各种实施例提供可以通过利用如下制造方法降低寄生电容值来增加操作稳 定性的半导体存储器件该方法实现埋入式栅极构造并保证形成存储节点触点和位线触点 插塞的工序裕量。根据本发明的一个方面，一种制造半导体存储器件的方法包括在晶胞区域的有 源区中形成埋入式字线；在所述晶胞区域中形成绝缘层并在外围区域中形成栅极的下电极 层，从而使所述绝缘层所在的高度大致等于所述下电极层所在的高度；以及在所述晶胞区 域和所述外围区域上设置第一导电层以形成位线层和上电极层。优选的是，所述方法还包括蚀刻所述绝缘层以在所述晶胞区域的有源区中形成 位线触点孔，所述位线触点孔使与所述埋入式字线相邻的有源区露出；以及填充所述位线 触点孔以形成位线接触插塞。优选的是，所述第一导电层通过延伸到所述位线触点孔的外部而形成以限定所述 位线层，并且所述第一导电层设置在外围区域的下电极层上以形成所述栅极的上电极。优选的是，所述方法还包括在所述晶胞区域和所述外围区域上沉积金属阻挡层， 其中所述第一导电层形成在所述金属阻挡层上。优选的是，所述位线层所在的高度与所述栅极的上电极所在的高度大致相同。优选的是，在所述晶胞区域中形成绝缘层并在外围区域中形成栅极的下电极层的 步骤包括在所述晶胞区域和所述外围区域中沉积绝缘层；移除沉积在所述外围区域中的 绝缘层而在所述晶胞区域中留下至少一部分绝缘层；在所述晶胞区域和所述外围区域上沉 积第二导电层；以及移除沉积在所述晶胞区域上的第二导电层以使设置在所述晶胞区域上的绝缘层露出，其中残留在所述外围区域中的第二导电层是所述外围区域中的栅极的下电 极层。优选的是，移除所述第二导电层的步骤包括对所述第二导电层执行化学机械抛 光(CMP)工序以消除所述晶胞区域与所述外围区域之间的高度差。优选的是，使用干式蚀刻工序来移除所述第二导电层。 优选的是，移除所述绝缘层的步骤包括在所述晶胞区域和所述外围区域上沉积 硬掩模层；将所述硬掩模层图案化以限定位线触点孔；以及使用经图案化的硬掩模层来蚀 刻露出的绝缘层。优选的是，所述方法还包括在所述第二导电层上沉积硬掩模层。优选的是，所述方法还包括将所述位线层、所述上电极层和所述下电极层图案 化，以形成位于所述晶胞区域中的位线和位于所述外围区域中的栅极图案。根据本发明的另一方面，一种半导体存储器件包括埋入式字线，其形成于晶胞区 域的有源区中；位线，其设置在所述埋入式字线的上方；绝缘层，其构造成使所述有源区与 所述位线电绝缘；以及栅极图案，其位于外围区域中，所述栅极图案具有下电极和上电极， 其中，所述绝缘层所在的高度大致等于所述栅极图案的下电极所在的高度。优选的是，所述位线所在的高度大致等于所述栅极图案的上电极所在的高度。优选的是，所述半导体存储器件还包括将所述有源区和所述位线电连接的位线 接触插塞。优选的是，所述半导体存储器件还包括设置在所述位线接触插塞与所述绝缘层 之间、以及所述栅极图案的上电极与下电极之间的金属阻挡层。优选的是，所述半导体存储器件还包括存储节点触点，其连接至所述有源区，其 中，所述位线和所述存储节点触点形成为位于比所述栅极图案所在的高度高的位置上。优选的是，在位于所述晶胞区域中的埋入式字线的下部形成沟道区，所述沟道区 在竖直方向和水平方向上具有三维构造。优选的是，与所述外围区域的栅极图案相关的沟道区具有平面形状。
图Ia至图Ic为示出传统半导体存储器件的晶胞区域和问题的概念图。图2a至图2ο为示出根据本发明实施例的半导体存储器件及其制造方法的剖视 图。图3为示出用图2a至图2ο的半导体制造方法形成的半导体存储器件的晶胞区域 的概念图。
具体实施例方式下面，将详细参照本发明的实施例，在附图中示出本发明的实例。如果可能的话， 相同的部分或类似的部分在整个附图中采用相同的附图标记。图2a至图2ο为示出根据本发明实施例的半导体存储器件及其制造方法的剖视 图。参照图2a，经由浅沟槽隔离绝缘层(STI)序，在晶胞区域和外围区域中形成用于限定有源区202的器件隔离层(例如，STI层)204。晶胞区域是包括多个单位晶胞的区域， 而外围区域是包括核心电路和外围电路(例如，供电电路、用于对指令和地址进行解码的 电路、本地端数据线等)的区域。因为经由STI工序形成器件隔离层204的方法是本领域 技术人员所熟知的，因此为了方便起见在此省略其详细描述。参照图2b，在晶胞区域和外围区域各自的有源区202和器件隔离层204上依次沉 积垫氧化物层206和垫氮化物层208。在垫氮化物层208上形成第一硬掩模层210，然后沉 积抗反射层212以便于将第一硬掩模层210图案化。在该情况下，第一硬掩模层210可以 由非晶碳层等形成。在形成精细图案时，用于防止精细图案失真的抗反射层212可以由氮 氧化硅(SiON)等形成。用于层叠多种材料的上述方法是用于使集成度较高的半导体存储 器件的精细图案的失真度降低的一种可行的方法；然而，应该注意的是，考虑到工序裕量， 可以使用不同的材料或省略预定层。参照图2c，在抗反射层212上沉积第一光阻(photoresist，又称为光刻胶或光致 抗蚀剂)层214，并且使用限定字线的掩模来实施曝光工序，从而蚀刻第一光阻层214。参照图2d，使用经图案化的第一光阻层214作为蚀刻掩模来蚀刻露出的抗反射层 212和第一硬掩模层210，并且蚀刻露出的垫氮化物层208、垫氧化物层206、有源区202和 器件隔离层204以形成凹陷部216。在该情况下，外围区域不具有凹陷部，而凹陷部216形 成于晶胞区域中。如图2e所示，在晶胞区域和外围区域中沉积第一导电层218以填充凹陷部216。 在该情况下，钛基金属或钨基金属可以用作第一导电层218以作为晶胞区域中的字线。在 一个实施例中，第一导电层由多晶硅制成。由于电阻值较低，本实施例使用金属作为第一导 电层。在本实施例中，考虑到硅与栅电极之间的带隙(band gap)，首先沉积具有中间值的 TiN材料，接着沉积具有低电阻值的金属材料。参照图2f，借助于化学机械抛光(CMP)工序将第一导电层218平坦化，从而移除形 成于外围区域中的第一导电层218。对第一导电层218实施回蚀工序以使包含于晶胞区域 中的凹陷部216的顶部区域露出。经过上述蚀刻工序，第一导电层218位于有源区202的上 表面的下方从而形成埋入式字线220。在该情况下，凹陷部216的上部基本上一致地露出， 从而可以在相邻晶体管之间保持相同的沟道长度和均一的阈值电压。在从凹陷部216的上 部蚀刻第一导电层218之后，移除残留的垫氮化物层208。参照图2g，在包括凹陷部216的上部在内的半导体基板上沉积绝缘层222。绝缘 层222使埋入式字线与其它构成元件绝缘，也防止埋入式字线220在包括氧化工序的各种 基于氧气的后续工序中被氧化。绝缘层222可以由氮化物层形成。在沉积绝缘层222之后， 在晶胞区域与外围区域上将所沉积的绝缘层222平坦化至预定厚度。参照图2h，在绝缘层222上沉积氧化物层224。参照图2i，在用掩模覆盖晶胞区域并且使外围区域露出之后，从外围区域移除氧 化物层224和绝缘层222。这使得外围区域中的有源区202露出。在该情况下，氧化物层 224可以利用光刻工序来移除，并且绝缘层222利用包括H3PO4的湿式蚀刻工序来选择性地 移除，从而使对有源区202的上部造成的损坏最小。参照图2j，多晶硅层226由用于下栅电极的材料形成。在该情况下，由于绝缘层 222和氧化物层224只残留在晶胞区域中，因而使形成于晶胞区域中的多晶硅层226与形成于外围区域中的多晶硅层226在高度上存在差异。参照图2k，移除沉积在晶胞区域上的多晶硅层226。为了如图2k所示地移除该 多晶硅层226，可以使用通过光刻工序来移除多晶硅层226的方法，该光刻工序基于使晶 胞区域露出的掩模；或者也可以使用消除晶胞区域与外围区域之间高度差的化学机械抛光 (CMP)工序。在该情况下，移除沉积在晶胞区域上的多晶硅层226，同时使沉积在外围区域 上的多晶硅层226保持一致的厚度。形成在外围区域上的多晶硅层226被用作用于稍后构造栅极图案的下电极；但是 要调整N-型或P-型杂质的密度是困难的。因此，与CMP工序相比，使用光刻工序来移除沉 积在晶胞区域上的多晶硅层226的工序是更为优选的，这是因为CMP工序在预测多晶硅层 226的厚度方面存在困难。参照图21，在晶胞区域的氧化物层224和外围区域的多晶硅层226上形成第二硬 掩模层228。然后，基于对将要在晶胞区域中形成的位线接触插塞进行限定的掩模利用光刻 工序来将第二硬掩模层228图案化。参照图2m，使用经图案化的第二硬掩模层228作为蚀 刻掩模来蚀刻在晶胞区域中 露出的氧化物层224和绝缘层222，从而使位于埋入式字线220之间的有源区202的上部露 出。然后，移除残留的第二硬掩模层228。在该情况下，在外围区域上形成的第二硬掩模层 228被完全移除从而使多晶硅层226的上部露出。参照图2η，在晶胞区域和外围区域上沉积金属阻挡层230，并且在金属阻挡层230 上沉积金属层232。在后续的热处理工序中，在金属阻挡层230与有源区202之间的接触面 上形成硅化物，因此金属阻挡层230可以改善接触电阻值。在该情况下，金属阻挡层230可 以由例如TiN、TaN, WN等金属材料形成。金属层232可以应用具有低电阻值的钨基或钛基 金属(例如，W、WSix或TiSix)作为在外围区域中形成的栅极图案的上电极，因此栅极图案 的上电极可以由钨基或钛基金属形成。在金属层232上沉积硬掩模层234，例如氮化物层。参照图2ο，在晶胞区域中限定位线。从沿着相差90度的剖切线截取的同一晶胞 区域获得图2o(i)所示的一个晶胞区域剖视图和图2o(ii)所示的另一个晶胞区域剖视图。 使用限定栅极图案的掩模来蚀刻硬掩模氮化物层234、金属层232、金属阻挡层230、氧化物 层224、氮化物层222和多晶硅层226。利用上述蚀刻工序，在晶胞区域中形成位线接触插 塞244、以及由金属层232构成的位线246 ；并且在外围区域中形成由多晶硅层226、金属阻 挡层230和金属层232构成的栅极图案238。图3是示出用图2a至图2ο的半导体制造方法形成的半导体存储器件的晶胞区域 的概念图。参照图3，半导体存储器件在晶胞区域中包括包含于有源区202中的埋入式字线 220、连接至有源区202的位线246、用于将电容器(未示出)与有源区202连接的存储节点 触点242。参照图2ο，该半导体存储器件在外围区域中还包括由上电极和下电极构成的栅 极图案238。位线246形成为位于与栅极图案238的上电极所在的高度相同的高度上，而位 线接触插塞244形成为位于与栅极图案238的下电极所在的高度相同的高度上。与图Ib的位线接触插塞164相比，位于该半导体存储器件的晶胞区域中的位线接 触插塞244可以降低接触电阻值，这是因为位线接触插塞244的高度低于位线接触插塞164 的高度。此外，位于该半导体存储器件的晶胞区域中的位线接触插塞244的寄生电容值比图Ic的位线接触插塞194的寄生电容值小，这是因为位线接触插塞244与埋入式字线220 之间的距离比图Ic中位线接触插塞194与栅极图案180之间的距离长，并且不同于图Ic 的传统半导体存储器件，位线接触插塞244与存储节点触点242之间的物理距离变得更长， 也就是说，不存在位于位线接触插塞244与存储节点触点242之间的相邻区域。结果，读出 放大器容易探测到数据从而增加了操作裕量。此外，在本发明中，位线接触插塞244和位线246由相同的金属材料形成，而传统 半导体存储器件的位线接触插塞194由多晶硅层形成并且被用作在外围区域中形成的栅 极图案的下电极的构成材料。此外，根据本发明的制造半导体存储器件的上述方法不需要如同形成图Ib的位 线接触插塞164的工序一样蚀刻厚的绝缘层，从而增加了形成位线接触插塞244的工序裕 量。换句话说，当在外围区域中形成包括多个电极的栅极图案时，本发明保证了在下电极形 成之后将形成位线接触插塞的区域，然后同时形成上电极、位线接触插塞和位线，从而增加 了形成位线接触插塞的工序裕量。以上描述中显而易见的是，本发明的各种实施例构造了高度集成的半导体存储器 件的晶胞阵列所包括的采用埋入式构造形式的字线，以降低字线与其它构成元件(例如， 位线)之间的寄生电容值，从而增加了允许读出放大器容易探测到经由位线传输的数据的
操作裕量。此外，根据本发明的半导体存储器件使用如下金属形成位于晶胞区域中的位线和 位线接触插塞，该金属用于形成在外围区域中形成的栅极图案的上电极，从而增加了位于 晶胞区域中的位线与存储节点触点之间的物理距离，因而导致寄生电容值降低。此外，根据本发明实施例的半导体存储器件包括位于晶胞区域中的埋入式栅极构 造，并且保证了形成存储节点触点和位线接触插塞的工序裕量，从而降低了在位线整体中 产生的寄生电容值。本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行 的。本发明并不限于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任 何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储器件(DRAM)或非 易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附 权利要求书的范围内。本申请要求2009年4月24日提交的韩国专利申请No. 10-2009-0036063的优先 权，该韩国专利申请的全部内容以引用的方式并入本文。
10
权利要求
一种制造半导体存储器件的方法，包括在晶胞区域的有源区中形成埋入式字线；在所述晶胞区域中形成绝缘层并在外围区域中形成栅极的下电极层，从而使所述绝缘层所在的高度大致等于所述下电极层所在的高度；以及在所述晶胞区域和所述外围区域上设置第一导电层以形成位线层和上电极层。
2.根据权利要求1所述的方法，还包括蚀刻所述绝缘层以在所述晶胞区域的有源区中形成位线触点孔，所述位线触点孔使与 所述埋入式字线相邻的有源区露出；以及填充所述位线触点孔以形成位线接触插塞。
3.根据权利要求2所述的方法，其中，所述第一导电层通过延伸到所述位线触点孔的外部而形成以限定所述位线层，并且所 述第一导电层设置在所述外围区域的下电极层上方以形成所述栅极的上电极。
4.根据权利要求2所述的方法，还包括在所述晶胞区域和所述外围区域上沉积金属阻挡层，其中所述第一导电层形成在所述 金属阻挡层上。
5.根据权利要求1所述的方法，其中，所述位线层所在的高度与所述栅极的上电极层所在的高度大致相同。
6.根据权利要求1所述的方法，其中，在所述晶胞区域中形成绝缘层并在所述外围区域中形成栅极的下电极层的步骤包括在所述晶胞区域和所述外围区域中沉积绝缘层；移除沉积在所述外围区域中的绝缘层而在所述晶胞区域中留下至少一部分绝缘层； 在所述晶胞区域和所述外围区域上沉积第二导电层；以及移除沉积在所述晶胞区域上的第二导电层以使设置在所述晶胞区域上的绝缘层露出， 其中，残留在所述外围区域中的第二导电层是位于所述外围区域中的栅极的下电极层。
7.根据权利要求6所述的方法，其中， 移除所述第二导电层的步骤包括对所述第二导电层执行化学机械抛光工序以消除所述晶胞区域与所述外围区域之间 的高度差。
8.根据权利要求6所述的方法，其中，使用干式蚀刻工序来移除所述第二导电层。
9.根据权利要求6所述的方法，其中， 移除所述绝缘层的步骤包括在所述晶胞区域和所述外围区域上沉积硬掩模层； 将所述硬掩模层图案化以限定位线触点孔；以及 使用经图案化的硬掩模层来蚀刻露出的绝缘层。
10.根据权利要求6所述的方法，还包括 在所述第二导电层上沉积硬掩模层。
11.根据权利要求1所述的方法，还包括将所述位线层、所述上电极层和所述下电极层图案化，以形成位于所述晶胞区域中的 位线和位于所述外围区域中的栅极图案。
12.根据权利要求1所述的方法，其中，所述位线层所在的高度与所述上电极层所在的高度大致相同。
13.一种半导体存储器件，包括埋入式字线，其形成于晶胞区域的有源区中；位线，其设置在所述埋入式字线的上方；绝缘层，其构造成使所述有源区与所述位线电绝缘；以及栅极图案，其位于外围区域中，所述栅极图案具有下电极和上电极；其中，所述绝缘层所在的高度大致等于所述栅极图案的下电极所在的高度。
14.根据权利要求13所述的半导体存储器件，其中，所述位线所在的高度大致等于所述栅极图案的上电极所在的高度。
15.根据权利要求13所述的半导体存储器件，还包括 将所述有源区和所述位线电连接的位线接触插塞。
16.根据权利要求15所述的半导体存储器件，还包括金属阻挡层，其设置在所述位线接触插塞与所述绝缘层之间、以及所述栅极图案的上 电极与下电极之间。
17.根据权利要求13所述的半导体存储器件，还包括存储节点触点，其连接至所述有源区，其中，所述位线和所述存储节点触点形成为位于 比所述栅极图案所在的高度高的位置上。
18.根据权利要求13所述的半导体存储器件，其中，在位于所述晶胞区域中的埋入式字线的下部形成沟道区，所述沟道区在竖直方向和水 平方向上具有三维构造。
19.根据权利要求13所述的半导体存储器件，其中，与所述外围区域的栅极图案相关的沟道区具有平面形状。
全文摘要
本发明公开一种半导体存储器件及其制造方法，该半导体存储器件及其制造方法降低了在高度集成的半导体器件的存储节点触点与位线之间产生的寄生电容值。该制造半导体器件的方法包括在晶胞区域的有源区中形成埋入式字线；在晶胞区域形成绝缘层并在外围区域中形成栅极的下电极层，并使绝缘层所在的高度大致等于下电极层所在的高度；以及在晶胞区域和外围区域上设置第一导电层以形成位线层和上电极层。
文档编号H01L21/8239GK101872745SQ20091016131
公开日2010年10月27日 申请日期2009年7月20日 优先权日2009年4月24日
发明者崔雄 申请人:海力士半导体有限公司