专利名称：Mos晶体管及其制造方法
技术领域：
本发明涉及半导体制造工艺，特别涉及一种MOS晶体管及其制造方法。
背景技术：
随集成电路集成度的提高，器件尺寸逐步按比例缩小，目前特征尺寸已达到32nm 量级。金属氧化物半导体场效应管(M0Q是最常见的半导体器件，是构成各种复杂电路的 基本单元。MOS晶体管基本结构包括三个主要区域源极(source)、漏极(drain)和栅电极 (gate)。其中源极和漏极是通过高掺杂形成的，根据器件类型不同，可分为η型掺杂(NMOS) 和P型掺杂(PMOS)。在器件按比例缩小的过程中，漏极电压并不随之减小，这就导致源/漏极间的沟 道区电场的增大，在强电场作用下，电子在两次碰撞之间会加速到比热运动速度高许多倍 的速度，由于动能很大而被称为热电子，从而引起热电子效应(hot electron effect) 0该 效应属于器件的小尺寸效应，会引起热电子向栅介质层注入，形成栅电极电流和衬底电流， 影响器件和电路的可靠性。为了克服热电子效应，有多种对MOS晶体管结构的改进方法，例如双注入结构、 埋沟结构、分立栅结构、埋漏结构等；其中研究得较多且实用价值较大的一种是轻掺杂漏 (lightly doped drain =LDD)结构。轻掺杂漏结构的作用是降低电场，可以显著改进热电 子效应。尽管LDD结构对降低热电子效应有显著的作用，但也存在一些缺点。比如导致源/ 漏极间的电阻增大，使饱和电流降低，进而引起器件反应速度下降。另外，LDD结构还使MOS 晶体管制造工艺更为复杂。现有集成工艺中，如图1 图4所示，MOS晶体管的制造主要包括以下流程参考 图1，首先在半导体衬底100上形成栅电极介质层110和栅电极120 ；参考图2，然后对源区 130和漏区140进行LDD离子注入，并通过退火工艺使注入离子在衬底内扩散；参考图3，之 后形成侧墙150，再进行源/漏极注入，最后形成如图4所示的器件结构。在以上工艺中， LDD结构分别形成于源区和漏区，而且由于退火作用，使有效沟道长度远小于栅电极的物理 宽度，容易造成短沟道效应。公开号为20040150014的美国专利申请在MOS晶体管结构中取消了 LDD结构以避 免其各项副作用，但需要对工艺过程和参数作较大调整，对实际生产造成一定难度。为提高MOS晶体管的性能，需要开发一种新的制造工艺，在不提高工艺复杂性的 情况下，减轻或消除LDD结构引起的各项副作用。
发明内容
本发明解决的问题是提供一种MOS晶体管及其制造方法，降低LDD结构带来的不 良影响，提高MOS晶体管的电学性能。为解决上述问题，本发明提供了一种MOS晶体管的制造方法，包含下列步骤
提供半导体衬底，所述半导体衬底上依次形成有栅极介质层和栅电极，所述栅电 极具有第一侧和第二侧，所述栅电极第一侧的半导体衬底为源区，第二侧的半导体衬底为 漏区；对所述漏区进行轻掺杂注入、对所述源区进行源极注入，分别形成轻掺杂漏极和 源极；在所述栅极介质层上栅电极的两侧形成侧墙；对所述漏区进行漏极注入，形成漏极。可选的，所述对漏区进行轻掺杂注入包括在所述半导体衬底上形成第一光刻胶 层；图形化所述第一光刻胶层，定义出漏区形状；以所述第一光刻胶层为掩膜进行轻掺杂 注入，之后去除所述第一光刻胶层。可选的，对所述源区进行源极注入包括在所述半导体衬底上形成第二光刻胶层； 图形化所述第二光刻胶层，定义出源区形状；以所述第二光刻胶层为掩膜进行源极注入，之 后去除所述第二光刻胶层。可选的，对所述漏区进行漏极注入包括在所述半导体衬底上形成第三光刻胶层； 图形化所述第三光刻胶层，定义出漏区形状；以所述第三光刻胶层为掩膜进行漏极注入，之 后去除所述第三光刻胶层。可选的，所述轻掺杂离子注入剂量为IO12 1013/Cm2数量级。可选的，所述源极注入的剂量为IO14 1015/cm2数量级。可选的，所述漏极注入的剂量为IO14 1015/cm2数量级。可选的，所述轻掺杂注入、源极注入、漏极注入的离子类型为砷或锑。可选的，所述轻掺杂注入、源极注入、漏极注入的离子类型为硼。可选的，所述栅极介质层的材料为二氧化硅。为解决上述问题，本发明还提供了一种MOS晶体管，包括半导体衬底；栅极介质层和栅电极，依次形成于所述半导体衬底上；侧墙，形成于所述栅电极的两侧；源极，形成于所述栅电极一侧的半导体衬底内；漏极，形成于所述栅电极另一侧的半导体衬底内；轻掺杂漏结构，所述轻掺杂漏结构仅形成于所述漏极内。可选的，所述轻掺杂离子注入剂量为IO12 1013/Cm2数量级。可选的，所述源极注入的剂量为IO14 1015/cm2数量级。可选的，所述漏极注入的剂量为IO14 1015/cm2数量级。与现有技术相比，上述技术方案具有以下优点通过在MOS晶体管标准工艺基础 上的局部调整，仅在漏极形成LDD结构，在源极没有形成LDD结构，由此降低了导电沟道的 电阻，加长了导电沟道长度，减轻了短沟道效应，提高了器件反应速度和整体的电性能。另外，上述技术方案对工艺流程仅作局部调整，对产能和成本不会有较大影响。
图1至图4是现有工艺MOS晶体管制造方法的剖面结构示意图5是本发明实施方式的MOS晶体管制造方法的流程示意图；图6至图11是本发明实施例的NMOS晶体管制造方法的剖面结构示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不 同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类 似推广。因此本发明不受下面公开的具体实施的限制。本发明提供的方法不仅适用于MOS晶体管的制造，也适用于集成的MOS晶体管电 路，特别是特征尺寸在130nm以下的MOS晶体管电路。所述MOS晶体管可以是CMOS中的 PMOS晶体管或NMOS晶体管。现有的MOS晶体管制造工艺在源极和漏极都形成LDD结构，由于LDD结构的掺杂 浓度低，电阻相对较高，因此导电沟道的电阻较高，导致RC延迟增加，降低了 MOS晶体管的 反应速度，影响了器件性能。另外，由于源/漏极都存在LDD结构，其横向扩散会导致有效 沟道长度的缩短，造成短沟道效应，引起击穿电压降低、沟道漏电增加等不良结果。发明人发现，一般情况下源极所加电压均不太高，通常为接地，因此在源区一侧的 电场强度有限，没有必要形成LDD结构。如仅在漏极形成LDD结构，可以一定程度上降低沟 道电阻，并增大沟道长度。由于目前的集成工艺中，形成LDD结构的过程是对源/漏极同时进行离子注入，所 以LDD结构在源漏极都存在。为此，基于现有的MOS晶体管工艺流程，对其作局部的调整， 仅在漏极形成LDD结构，以便在不明显影响工艺复杂性的情况下，提高所形成的MOS晶体管 的器件性能。关于对MOS标准工艺的工艺流程调整，图5标示出了本发明的一个具体实施方式
的流程示意图。如图5所示，执行步骤S510，提供半导体衬底，所述半导体衬底上依次形成 有栅极介质层和栅电极，所述栅电极具有第一侧和第二侧，所述栅电极第一侧的半导体衬 底为源区，第二侧的半导体衬底为漏区；执行步骤S520，对所述漏区进行轻掺杂注入，对所 述源区进行源极注入，分别形成轻掺杂漏极和源极；执行步骤S530，在所述栅极介质层上 栅电极的两侧形成侧墙；执行步骤S540，对所述漏区进行漏极注入，形成漏极。本发明提供的方法适用于集成电路中MOS单管器件的制造，但不应将本发明的方 法限定在MOS单管器件的制造工艺中，如果在其他工艺中涉及形成MOS晶体管集成器件或 者在单侧形成LDD结构的情况，本发明的方法也能很好的适用。图6至图11为本发明第一实施例的NMOS晶体管制造方法的剖面结构示意图，下 面结合图5进行详细说明。参照图5和图6，执行步骤S510，提供半导体衬底，所述半导体衬底上依次形成有 栅极介质层和栅电极，所述栅电极具有第一侧和第二侧，所述栅电极第一侧的半导体衬底 为源区，第二侧的半导体衬底为漏区。具体包括提供P型半导体衬底600，所述半导体衬 底600上有一定的隔离结构(未示出)，如氧化硅等。所述半导体衬底600可以是单晶、多 晶、或非晶结构的硅或硅锗，也可以是绝缘体上硅(SOI)。或者还可以包括其它的材料，例如砷化镓等III-V族化合物。在所述半导体衬底600表面形成栅极介质层610，其材料为氧化硅，厚度为数十至 几百埃，其沉积方法可以为常规真空镀膜技术，例如炉管热氧化，原子层沉积(ALD)、化学汽 相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，本实施例采用炉管热氧化工 艺。然后在栅极介质层610上形成栅电极层(未示出)，所述栅电极层可以是多晶硅或 者金属，本实施例中选用η型掺杂多晶硅，其形成方法为低压化学气相淀积(LPCVD)，掺杂 离子为磷，该方法为本领域技术人员所公知的知识，所述栅电极层的厚度介于数百至几千 埃。然后对所述栅电极层进行图形化，形成NMOS晶体管的栅电极620。至此，形成的器件结 构如图6所示。以上工艺流程均与现有的MOS晶体管工艺流程一致。所述栅电极620形成之后，所述半导体衬底600分为三个部分，其中第一部分为位 于栅电极620以下的部分，为MOS晶体管的沟道区，第二、三部分如图6中I区和II区所示， 为位于所述栅电极620两侧的部分，分别为源区和漏区，从结构上看源区和漏区是等效的， 但在具体电路中根据外加电压极性大小不同可区分出源区和漏区。在本实施例中I区为源 区，II区为漏区。如图5和图7、8所示，执行步骤S520，对所述漏区进行轻掺杂注入，对所述源区进 行源极注入，分别形成轻掺杂漏极和源极。本实施例中首先进行漏区的轻掺杂注入，如图7 所示，具体包括在所述半导体衬底600上形成第一光刻胶层，然后对所述第一光刻胶层进 行图形化，在源区一侧形成光刻胶图形630。然后以所述光刻胶图形630为掩膜，对漏区进 行轻掺杂注入。对于本实施例的NMOS而言，注入的是η型离子，例如磷(P)、砷(As)。离子 注入剂量为IO12 1013/Cm2数量级，注入离子能量为10至IOOkeV,其注入深度为数十至几 百埃。所述轻掺杂注入完成后，去除所述光刻胶图形630，对所述半导体衬底600进行热处 理，使漏区中的注入离子发生纵向与横向的扩散，使其部分扩散至栅电极620下方的半导 体衬底600内，形成轻掺杂漏极640。本步骤与现有MOS工艺的不同之处在于轻掺杂注入仅 针对漏区进行，对源区没有涉及。在形成轻掺杂漏极640后，对所述源区进行源极注入，参照图8，在所述半导体衬 底600表面形成第二光刻胶层，并对其进行图案化，在漏区一侧形成光刻胶图形650。随后， 以所述光刻胶图形650为掩膜对源区进行离子注入，即源极注入。对NMOS器件，注入离子 类型为η型，如砷(As)、锑(Sb)，所述源极注入离子剂量为IO14 1015/cm2数量级，注入离 子能量为10至IOOkeV,其注入离子剂量比所述轻掺杂注入高两个数量级。源极注入后，去 除所述光刻胶图形650，在源区一侧形成较高掺杂浓度的源极660。此时器件结构如图8所 示，与现有技术相比，本技术方案的源极仅经过一次源极注入而形成，轻掺杂注入过程并没 有涉及源极区域，发明人经过研究发现，将源极注入的离子剂量选定为IO14 1015/cm2数量 级，注入离子能量选定为10至IOOkeV JfMOS器件的电学特性并未产生明显影响。需要说明的是，本实施例先进行漏区的轻掺杂注入，在其他实施例中，也可以先进 行源区的源极注入。参照图5和图9，执行步骤S530，在所述栅极介质层上栅电极的两侧形成侧墙。具 体包括在所述半导体衬底600的栅极介质层上形成介质层(未示出)，本实施例为氧化硅 材料，形成方式可以为低压化学气相淀积(LPCVD)，厚度高于所述栅电极620的高度，所述6介质层也可选用氧化层-氮化硅-氧化层(ONO)结构。对所述介质层进行回刻(etch back) 工艺，在所述栅电极620两侧形成侧墙(spacer) 670，之后再使用湿法刻蚀去除所述侧墙 670以外的栅极介质层610。如图9所示。其作用为保护栅电极620。参考图5和图10，执行步骤S540，对所述漏区进行漏极注入，形成漏极。具体包 括在所述半导体衬底600上形成第三光刻胶层，并对其进行图案化，在源区一侧形成光刻 胶图形680，以所述光刻胶层680为掩膜对漏区进行离子注入，即漏极注入，形成漏极640b。 所述漏极注入的离子类型与源极注入相同，本实施例中MOS晶体管的类型为NM0S，在此注 入离子类型为η型，如砷(As)、锑(Sb)，所述漏极注入离子剂量为IO14 1015/cm2数量级， 注入离子能量为10至lOOkeV。由于侧墙670的存在，使侧墙670下方的半导体衬底600 内没有注入离子，因此在漏区所述侧墙670的下方仅有轻掺杂注入时形成的低浓度掺杂离 子，该区域即为漏极640b的LDD结构640a。以上相关步骤与现有工艺流程的区别为现有 工艺对源/漏极同时进行离子注入，源/漏极都含有LDD结构，而本实施例则利用两次光刻 工艺实现对源/漏区域的选择性注入，仅在漏极内形成LDD结构。在所述漏极注入完成后，将所述光刻胶图形680去除，就形成所得的NMOS器件，其 结构如图11所示，包括半导体衬底600 ；栅极介质层610和栅电极620，所述栅极介质层610 和栅电极620依次形成与所述半导体衬底600上；源极660，形成于所述栅电极620 —侧的 半导体衬底600内；侧墙670，形成于所述栅电极620的两侧；漏极640b，形成于与所述源极 660相对的栅电极620 —侧的半导体衬底600内；LDD结构640a，所述LDD结构640a仅形成 于所述漏极640a内。将该图与现有技术所得NMOS晶体管比较可知，本实施例中在源区侧 墙670下方的离子注入浓度为源极注入时的离子浓度，没有形成LDD结构，其注入剂量比轻 掺杂注入高两个数量级，能显著降低导电沟道的电阻。另外，本实施例源区下方的源极660 注入离子并未横向扩散至栅电极620下方，而现有技术中由于源极存在LDD结构，并且经过 退火工艺扩散至栅电极下方，其有效沟道长度小于栅电极的物理宽度，本实施例形成的MOS 晶体管的有效沟道长度相对较大，更易避免短沟道效应。以上第一实施例为NMOS晶体管的制造流程，下面简述PMOS晶体管的制造方法，作 为本发明的第二实施例。PMOS晶体管的制造方法与第一实施例类似，仅在半导体衬底类型、 轻掺杂注入离子类型以及源极、漏极注入离子类型方面有所差异。对于PMOS晶体管，选用 N型半导体衬底；对漏区进行轻掺杂注入时，注入的是ρ型离子，例如硼；源极注入、漏极注 入选用的离子类型均为P型，例如硼。根据集成电路的设计规则，器件各项结构的尺寸可以按比例缩小。本发明的主要 目的在于提供一种工艺集成的方法以形成具有单侧LDD结构的MOS晶体管器件，因此对器 件具体工艺尺寸未过多涉及。以上所述为本发明的两个具体实施例，分别形成NMOS晶体管和PMOS晶体管。本 发明通过在MOS标准工艺基础上的局部调整，仅在漏极形成LDD结构，在源极没有形成LDD 结构，由此降低了导电沟道的电阻，加长了导电沟道长度，减轻了短沟道效应，提高了器件 反应速度和整体的电性能。本技术方案对工艺流程仅作局部调整，对产能和成本不会有较大影响。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域 技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明 的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案 的保护范围。
权利要求
1.一种MOS晶体管的制造方法，其特征在于，包括提供半导体衬底，所述半导体衬底上依次形成有栅极介质层和栅电极，所述栅电极 具有第一侧和第二侧，所述栅电极第一侧的半导体衬底为源区，第二侧的半导体衬底为漏 区；对所述漏区进行轻掺杂注入、对所述源区进行源极注入，分别形成轻掺杂漏极和源极；在所述栅极介质层上栅电极的两侧形成侧墙；对所述漏区进行漏极注入，形成漏极。
2.根据权利要求1所述的MOS晶体管的制造方法，其特征在于，所述对漏区进行轻掺杂 注入包括在所述半导体衬底上形成第一光刻胶层；图形化所述第一光刻胶层，定义出漏 区形状；以所述第一光刻胶层为掩膜进行轻掺杂注入，之后去除所述第一光刻胶层。
3.根据权利要求1所述的MOS晶体管的制造方法，其特征在于，对所述源区进行源极注 入包括在所述半导体衬底上形成第二光刻胶层；图形化所第二光刻胶层，定义出源区形 状；以所述第二光刻胶层为掩膜进行源极注入，之后去除所述第二光刻胶层。
4.根据权利要求1所述的MOS晶体管的制造方法，其特征在于，对所述漏区进行漏极注 入包括在所述半导体衬底上形成第三光刻胶层；图形化所述第三光刻胶层，定义出漏区 形状；以所述第三光刻胶层为掩膜进行漏极注入，之后去除所述第三光刻胶层。
5.根据权利要求1所述的MOS晶体管的制造方法，其特征在于，所述轻掺杂离子注入剂 量为IO12 1013/Cm2数量级。
6.根据权利要求1所述的MOS晶体管的制造方法，其特征在于，所述源极注入的剂量为 IOw 1015/cm2数量级。
7.根据权利要求1所述的MOS晶体管的制造方法，其特征在于，所述漏极注入的剂量为 IOw 1015/cm2数量级。
8.一种MOS晶体管，包括半导体衬底；栅极介质层和栅电极，依次形成于所述半导体衬底上；侧墙，形成于所述栅电极的两侧；源极，形成于所述栅电极一侧的半导体衬底内；漏极，形成于所述栅电极另一侧的半导体衬底内；轻掺杂漏结构；其特征在于，所述轻掺杂漏结构仅形成于所述漏极内。
9.根据权利要求1所述的MOS晶体管的制造方法，其特征在于，所述轻掺杂离子注入剂 量为IO12 1013/Cm2数量级。
10.根据权利要求1所述的MOS晶体管的制造方法，其特征在于，所述源极注入的剂量 为IO14 1015/cm2数量级。
11.根据权利要求1所述的MOS晶体管的制造方法，其特征在于，所述漏极注入的剂量 为IO14 1015/cm2数量级。
全文摘要
一种MOS晶体管及其制造方法，所述制造方法包括提供半导体衬底，所述半导体衬底上依次形成有栅极介质层和栅电极，所述栅电极具有第一侧和第二侧，所述栅电极第一侧的半导体衬底为源区，第二侧的半导体衬底为漏区；对所述漏区进行轻掺杂注入、对所述源区进行源极注入，分别形成轻掺杂漏极和源极；在所述栅极介质层上栅电极的两侧形成侧墙；对所述漏区进行漏极注入，形成漏极。本发明通过对MOS晶体管标准工艺的局部调整，仅在漏极形成LDD结构，由此降低了导电沟道的电阻，加长了导电沟道长度，减轻了短沟道效应，提高了器件反应速度和整体的电性能。
文档编号H01L21/336GK102044438SQ20091019761
公开日2011年5月4日 申请日期2009年10月23日 优先权日2009年10月23日
发明者李奉载 申请人:中芯国际集成电路制造(上海)有限公司