专利名称：金属膜堆叠的制造方法及包含该金属膜堆叠的集成电路的制作方法
技术领域：
本发明涉及一种半导体，特别是涉及一种在金属膜堆叠中用以改善关键尺寸的半 导体制造方法。
背景技术：
金属膜堆叠被使用于集成电路中，以将位于内连线结构下方的较低组件(lower element)连接至位在金属膜堆叠上方的较高组件(upperelement)。例如，图2B所绘示为 两个现有技术的金属膜堆叠，其以左金属膜堆叠126及右金属膜堆叠127的形式分别连接 至内连线结构5中的左导电插塞15及右导电插塞16。较低组件(未绘示)可位于内连线 结构5下方，而较高组件(同样未绘示)可位于金属膜堆叠126、127的上方。在制造过程 中，光微影显影误差(registration error)在光微影制造工艺中显影对准误差超过制造工 艺可接受的偏移量(shift)时，会导致金属膜堆叠与如内连线结构中的导电组件(如，介层 窗插塞)的对不准(misalignment)，因此对集成电路造成不良地影响，甚至破坏集成电路 的部分功能。如现有技术中金属膜堆叠126、127的典型构造，如图2B、图3B、图4及图5，具 有约0.05欧姆/平方(Ω/sq)至约0.5 Ω/sq的电阻率。由此可见，上述现有的金属膜堆叠的制造方法在产品结构、制造方法与使用上，显 然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不 费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方 法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此 如何能创设一种新的金属膜堆叠的制造方法及包含该金属膜堆叠的集成电路，实属当前重 要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的金属膜堆叠的制造方法存在的缺陷，而提供一种 新的金属膜堆叠的制造方法，所要解决的技术问题是使其降低或消除光微影对不准的不良 效应，藉由底部氮化钛阻障物的移除，而增加底部关键尺寸，非常适于实用。本发明的目的还在于，提出一种新的包含该金属膜堆叠的集成电路，所要解决的 技术问题是使其包含降低或消除光微影对不准的不良效应，藉由底部氮化钛阻障物的移 除，而增加底部关键尺寸的金属膜堆叠，从而更加适于实用。本发明藉由集成电路中的金属膜堆叠的制造方法满足这些需求。在此所揭露 的所述方法的执行包括在内连线结构上沉积金属层，此内连线结构包括藉由层间介电质 (interlayer dielectric) fffj^M^^^^^MM (isolated conducting plug)。
更包括在金属层上沉积抗反射涂布层。图案化光阻层可形成于抗反射涂布层上，且金属蚀 刻步骤可被进行，以移除部分抗反射涂布层及部分金属层，从而暴露出一部分的层间介电 质。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出
3的一种在集成电路中的金属膜堆叠的制造方法，其包括在一内连线结构上直接沉积一金 属层，该内连线结构包括设置于一层间介电质中的多个导电插塞；以及在该金属层上直接 沉积一抗反射涂布层。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的在集成电路中的金属膜堆叠的制造方法，其中该金属层为铝与铜的合金。前述的在集成电路中的金属膜堆叠的制造方法，其中该抗反射涂布层包括氮化 钛。前述的在集成电路中的金属膜堆叠的制造方法，其还包括在该抗反射涂布层上 形成一图案化光阻层；以及进行一金属蚀刻步骤，以移除部分该抗反射涂布层及部分该金属层。前述的在集成电路中的金属膜堆叠的制造方法，其中所进行的该金属蚀刻步骤暴 露出该层间介电质的至少一部分。前述的在集成电路中的金属膜堆叠的制造方法，其中所进行的该金属蚀刻步骤使 该金属膜堆叠的至少一部分与至少一导电插塞互相接触。前述的在集成电路中的金属膜堆叠的制造方法，其包括在抗反射涂布层上沉积 一硬掩模层；在该硬掩模层上形成一图案化光阻层；以及进行一金属蚀刻步骤，以暴露出 该层间介电质的至少一部分。本发明的目的及解决其技术问题还采用以下技术方案来实现的。依据本发明提出 的一种集成电路，具有多个金属膜堆叠，各该金属膜堆叠包括一金属层，覆盖一层间介电 质及多个导电插塞的至少一个，而该些导电插塞设置于该层间介电质中；以及一抗反射层，
覆盖该金属层。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的集成电路，其还包括一硬掩模，覆盖该金属层。前述的集成电路，其中该些金属膜堆叠的电阻率小于0. 5欧姆/平方。前述的集成电路，其中该金属层的厚度大于500埃。前述的集成电路，其中该金属层的厚度大于1000埃。本发明的目的及解决其技术问题另采用以下技术方案来实现的。依据本发明提出 的一种集成电路，具有多个金属结构，各该金属结构包括多个导电插塞，藉由一介电层所 分隔；一导电层，直接设置在该些导电插塞及该介电层上，该导电层具有大于500埃的一厚 度；以及一抗反射层，覆盖该导电层。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的集成电路，其还包括一硬掩模，覆盖该导电层。前述的集成电路，其中该导电层的该厚度大于1000埃。借由上述技术方案，本发明金属膜堆叠的制造方法及包含该金属膜堆叠的集成电 路至少具有下列优点及有益效果本发明能够降低或消除光微影对不准的不良效应，藉由 底部氮化钛阻障物的移除，而增加底部关键尺寸。综上所述，本发明是有关于一种具有经改善的底部关键尺寸的金属膜堆叠的制造 方法。该金属膜堆叠的制造方法，其用以降低或消除光微影对不准的不良效应。藉由底部 氮化钛阻障物的移除，而增加底部关键尺寸。本发明在技术上有显著的进步，并具有明显的
4积极效果，诚为一新颖、进步、实用的新设计。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够 更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1为现有技术中金属膜堆叠的形成方法的流程图。图2A为在现有技术的金属膜堆叠的制作中的中间步骤的结果的剖面图。图2B为接着在图2A的结构上进行金属蚀刻制造工艺步骤后的现有技术的金属膜 堆叠的剖面图。图3A为在现有技术的另一例之金属膜堆叠的制作中的中间步骤的结果的剖面 图。图3B为接着在图3A的结构上进行金属蚀刻制造工艺步骤后的现有技术的金属膜 堆叠的剖面图。图4为对图2B修改以说明光微影显影偏移(photolithographicregistration shift)如何导致接触短路(contact short)的现有技术的金属膜堆叠的剖面图。图5为对图3B修改以说明由光微影显影偏移导致接触短路的现有技术的金属膜 堆叠的剖面图。图6为说明用以形成关于本发明的金属膜堆叠的本发明的方法的执行的流程图。图7A为根据图6的方法的一实施例的金属膜堆叠的制作中的中间步骤的结果的 剖面图。图7B为图7A的金属膜堆叠根据图6的方法在进行金属蚀刻制造工艺步骤后的剖 面图。图8为总结根据本发明的形成金属膜堆叠的另一方法的执行的流程图。图9A为根据图8的方法的一实施例的金属膜堆叠的制作中的中间步骤的结果的 剖面图。图9B为图9A的金属膜堆叠根据图8的方法在进行金属蚀刻制造工艺步骤后的剖 面图。图10为修改图7B的金属膜堆叠以说明即使在发生光微影显影偏移后，仍可避免 接触短路的剖面图。图11为修改图9B的金属膜堆叠以说明即使在发生光微影显影偏移后，仍可避免 接触短路的剖面图。5:内连线结构20、21、22 第一阻障层10:层间介电质15、16 介层窗/接触窗插塞25、26、27 金属层30、31、32 抗反射层35、36、37 硬掩模层
5
40:图案化光阻层50、51 关键尺寸60 接触短路126、127 金属膜堆叠200、205、210、215、220、300、305、310、315、400、405、410、415、420 步骤
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合 附图及较佳实施例，对依据本发明提出的具有经改善的底部关键尺寸的金属膜堆叠的制造 方法其具体实施方式
、结构、方法、步骤、特征及其功效，详细说明如后。参考内容将详细地以本发明的实施例来呈现，此范例以图式进行说明。无论在任 何情况下，使用在图式及说明中的任何可能、相同或相似的标号代表相同或相似的部件。值 得注意的是，图式是以简化的形式呈现，而非精准的尺寸。关于所揭露的内容，为了方便及 清楚的目的，如顶部、底部、左、右、上、下、上方、上面、下方、下面、背面及前面的方向性用语 是与伴随着相关的图式使用。这些方向性用语不应以任何方式理解为用以限制本发明的范 围。虽然在此所揭露的内容是关于这些用以说明的实施例，应该了解的是这些实施例 是经由范例的方式呈现，而非经由限制的方式呈现。虽然讨论的示范性的实施例，然而在不 脱离权利要求的范围所定义的本发明的精神和范围内，下文中详细的描述内容是被理解为 涵盖实施例的所有修改、替代均等物。应被了解及体会的是，在此所描述的制造工艺步骤及 结构并没有涵盖用于制作金属膜堆叠的完整制造流程。本发明可被实施于关于在此技术领 域传统的各种集成电路制造技术，且为了使本发明更容易了解，许多一般性的操作制造工 艺步骤被必要性地包括于其中。本发明在一般性的半导体元件及制造工艺的领域中具有可 应用性。然而，为了说明的目的，下文中的描述是关于金属膜堆叠的制造。请参照图1及图2A所示，现有技术形成金属膜堆叠的方法始于步骤200，在内连 线结构5上沉积第一阻障层20，第一阻障层例如是氮化钛(TiN)。在一典型的范例中，内连 线结构5包括由钨(W)所形成的多个导电插塞，且其设置于层间介电质10中。因为导电插 塞可为介层窗插塞/接触窗插塞的形式，其在此可被理解作为介层窗/接触窗插塞。图2A 绘示两个导电介层窗/接触窗插塞，以左介层窗/接触窗插塞15及右介层窗/接触窗插塞 16的形式表示。在步骤205中，金属层25由铝-铜合金(Al-Cu)所形成，且其沉积在第一 阻障层20上。在步骤210中，抗反射层30沉积在金属层25上，可由如氮化钛(TiN)或陶 瓷材料所形成。在步骤215中，图案化光阻层40形成在抗反射层30上。在步骤220中，进 行金属蚀刻步骤，以暴露出部分层间介电质10。从图1的方法所产生的结构如图2B所示， 其包括左金属膜堆叠126，更包括右金属膜堆叠127。其中，左金属膜堆叠126具有第一阻 障层21、金属层26及抗反射层31。右金属膜堆叠127包括的第一阻障层22、金属层27及 抗反射层32。金属层26及金属层27的材料例如是铝-铜合金。依照此方法的变化，在步骤210之后，硬掩模层35沉积在抗反射层30上(如图3A 所示)，硬掩模层35包含非晶碳(amorphous carbon)、二氧化硅、氮化硅、钨、氧化铝、氧化 镍及氧化铪的其中一者或多者。图案化光阻层40接着形成在硬掩模层35上，且进行金属蚀刻步骤以产生具有图3B中左金属膜堆叠126及右金属膜堆叠127的结果。其中，左金属 膜堆叠126具有第一阻障层21、金属层26、抗反射层31及硬掩模层36。右金属膜堆叠127 具有第一阻障层22、金属层27、抗反射层32及硬掩模层37。如图2B及图3B所绘示的结构中的任一者可被用于位在此结构上方的内连线较高 组件(未绘示)与位于此结构下方的较低组件(未绘示)。例如，图2B的左金属膜堆叠126 可连接左较高组件(未绘示)至左介层窗/接触窗插塞15，其可被连接至相对应的左较低 组件(未绘示)。同样地，图2B的右金属膜堆叠127可连接右较高组件(未绘示)至右介 层窗/接触窗插塞16，其可被连接至相对应的右较低组件(未绘示)。在步骤215中，在形成图案化光阻层的期间，光阻图案的显影偏移会导致缺点产 生，亦即左金属膜堆叠126、右金属膜堆叠127的对不准。此对不准的情况可使得左金属膜 堆叠126 (图2B)接触右介层窗/接触窗插塞16的程度。亦即，如图4所示，光阻图案的显 影偏移会导致接触短路60，因此第一阻障层21产生与右介层窗/接触窗插塞16的接触。 同样地，如图5所示，光微影显影误差可导致左金属膜堆叠126的第一阻障层21 (图3B)形 成与右介层窗/接触窗插塞16的接触短路60。在依照图4及图5所绘示的结构提供集成 电路的相关元件间的连结时，此接触短路会对集成电路的功能造成不良地影响，甚至破坏 集成电路的功能。如图2B及图3B所绘示，图1中现有技术的方法的缺点可被描述为现有技术的关 键尺寸50，其可被称为金属线底部。在集成电路的制造中，当集成电路具有约小于0. 5微 米(Pm)的间距(pitch)以及具有范围在约0.2欧姆/平方(Ω/sq)至约0.5 Ω/Sq的电 阻率时，金属线底部关键尺寸变的特别重要。举例来说，图2B及图3B的关键尺寸50可被 定义为左金属膜堆叠126的右边界(right extent)与右介层窗/接触窗插塞16的左边界 (Ieftextent)之间的距离。在图2B及图3B的现有技术结构的情况下，左金属膜堆叠126 的右边界是第一阻障层21的右边界。因此，可清楚了解的是，任何导致图案化光阻层40被 移动超过关键尺寸50之向左或向右的光微影显影误差，即会如图4及图5所绘示的左金属 膜堆叠126与右介层窗/接触窗插塞16之间产生接触短路60。图6所绘示为说明用以形成金属膜堆叠的本发明的方法的执行的流程图，其可避 开上述现有技术关键尺寸问题的观点。关于执行的描述可参照图7A的结构而被清楚的了 解。关于方法，在步骤300中，金属层25(图7A)沉积在内连线结构5上。内连线结构5可 包括导电插塞，其可包括介层窗/接触窗插塞，其范例为图7A中所绘示的左介层窗/接触 窗插塞15及右介层窗/接触窗插塞16。金属层25是可覆盖层间介电质10及多个导电插塞 中的至少一者，如左介层窗/接触窗插塞15及右介层窗/接触窗插塞16中的一者或多者。 在一示范性的实施例中，金属层25是由铝与铜的合金(Al-Cu)所形成。在另一实施例中金 属层25是由铝、铜及硅的合金所形成。金属层25的厚度可以是约大于500埃。在一些实 施例中，金属层25的厚度可以是约大于1000埃。在步骤305中，抗反射(antireflective coating，ARC)层30可由如氮化钛或陶瓷材料所形成，接着沉积在金属层25上。在步骤310 中，图案化光阻层40可形成在抗反射层30上。在步骤315中，为了暴露出部分层间介电质 10，可进行金属蚀刻制造工艺，以移除部分抗反射层30及部分金属层25。图7B所绘示为使用图6所描述的方法的结果。特别是，形成多个金属膜堆叠。举 例来说，图7B绘示左金属膜堆叠126且更绘示右金属膜堆叠127。其中，左金属膜堆叠126包括金属层26及抗反射层31，而右金属膜堆叠127包括金属层27及抗反射层32。图7B 也绘示出关键尺寸的改善，如先前所述，其可被定义为左金属膜堆叠126的右边界与右介 层窗/接触窗插塞16的左边界之间的距离。在此实施例中，左金属膜堆叠126的右边界为 金属层26的右边界。图7B中的关键尺寸为标号51，其中现有技术的关键尺寸50也同时绘 示出，以作比较之用。如图10所示，任何导致图案化光阻层40被移动超过现有技术的关键 尺寸50但小于(较大)关键尺寸51的向右的光微影显影误差，其并不会导致左金属膜堆 叠126及右介层窗/接触窗插塞16之间的接触短路。在另一范例中，图6中所描述的方法的执行可被修改为如图8的形式，其中步骤 400、405可与图6中相对应的步骤300、305相同。请参照图9A所示，在步骤410中，硬掩模 层35可被沉积(图8)。在步骤415中，图案化光阻层40可被形成在硬掩模层35上。在步 骤420中，可接着进行金属蚀刻步骤，以暴露出如图9B中所绘示的部分层间介电质10。如 前所述，上述步骤会致使多个金属膜堆叠的形成，金属膜堆叠例如包括左金属膜堆叠126， 左金属膜堆叠126包括金属层26、抗反射层31及硬掩模层36。此外，可形成右金属膜堆叠 127，右金属膜堆叠127包括金属层27、抗反射层32及硬掩模层37。将图9B与图3B中所绘示的现有技术做比较，可以观察到图3B中的现有技术的关 键尺寸被图9B中的(较大)关键尺寸51所取代。接着，如图11所示，超过现有技术的关 键尺寸50但小于关键尺寸51的向右的光微影显影误差，其并不会导致左金属膜堆叠126 与右介层窗/接触窗插塞16之间的接触短路。基于上述，在此技术领域具有通常知识者可清楚地了解本发明的方法能有助于金 属膜堆叠的制造，金属膜堆叠在集成电路中具有改善后底部关键尺寸。。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽 然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人 员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更 动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的 技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案 的范围内。
权利要求
一种在集成电路中的金属膜堆叠的制造方法，其特征在于其包括在一内连线结构上直接沉积一金属层，该内连线结构包括设置于一层间介电质中的多个导电插塞；以及在该金属层上直接沉积一抗反射涂布层。
2.如权利要求1所述的在集成电路中的金属膜堆叠的制造方法，其特征在于其中该金 属层为铝与铜的合金。
3.如权利要求1所述的在集成电路中的金属膜堆叠的制造方法，其特征在于其中该抗 反射涂布层包括氮化钛。
4.如权利要求1所述的在集成电路中的金属膜堆叠的制造方法，其特征在于其还包括在该抗反射涂布层上形成一图案化光阻层；以及进行一金属蚀刻步骤，以移除部分该抗反射涂布层及部分该金属层。
5.如权利要求4所述的在集成电路中的金属膜堆叠的制造方法，其特征在于其中所进 行的该金属蚀刻步骤暴露出该层间介电质的至少一部分。
6.如权利要求5所述的在集成电路中的金属膜堆叠的制造方法，其特征在于其中所进 行的该金属蚀刻步骤使该金属膜堆叠的至少一部分与至少一导电插塞互相接触。
7.如权利要求1所述的在集成电路中的金属膜堆叠的制造方法，其特征在于其包括 在抗反射涂布层上沉积一硬掩模层；在该硬掩模层上形成一图案化光阻层；以及进行一金属蚀刻步骤，以暴露出该层间介电质的至少一部分。
8.一种集成电路，具有多个金属膜堆叠，其特征在于各该金属膜堆叠包括一金属层，覆盖一层间介电质及多个导电插塞的至少一个，而该些导电插塞设置于该 层间介电质中；以及一抗反射层，覆盖该金属层。
9.如权利要求8所述的集成电路，其特征在于其还包括一硬掩模，覆盖该金属层。
10.如权利要求8所述的集成电路，其特征在于其中该些金属膜堆叠的电阻率小于0.5欧姆/平方。
11.如权利要求8所述的集成电路，其特征在于其中该金属层的厚度大于500埃。
12 .如权利要求8所述的集成电路，其特征在于其中该金属层的厚度大于1000埃。
13.一种集成电路，具有多个金属结构，其特征在于各该金属结构包括 多个导电插塞，藉由一介电层所分隔；一导电层，直接设置在该些导电插塞及该介电层上，该导电层具有大于500埃的一厚 度；以及一抗反射层，覆盖该导电层。
14.如权利要求13所述的集成电路，其特征在于其还包括一硬掩模，覆盖该导电层。
15.如权利要求13所述的集成电路，其特征在于其中该导电层的该厚度大于1000埃。
全文摘要
本发明是有关于一种金属膜堆叠的制造方法及包含该金属膜堆叠的集成电路。该在集成电路中的金属膜堆叠的制造方法，其包括在一内连线结构上直接沉积一金属层，该内连线结构包括设置于一层间介电质中的多个导电插塞；以及在该金属层上直接沉积一抗反射涂布层。该金属膜堆叠的制造方法，其用以降低或消除光微影对不准的不良效应。藉由底部氮化钛阻障物的移除，而增加底部关键尺寸。
文档编号H01L21/768GK101882600SQ20091024629
公开日2010年11月10日 申请日期2009年12月15日 优先权日2009年5月4日
发明者吴明宗, 李庆雄, 杨大弘, 洪士平, 许汉辉, 韦国梁, 魏安祺 申请人:旺宏电子股份有限公司