专利名称：嵌入式存储器单元及其制造方法
技术领域：
本发明公开的实施例一般涉及存储器单元，且尤其涉及嵌入式存储器架构。
背景技术：
计算机存储器架构的有效性至少某种程序上取决于可多么快地访问存储器中存储的数据。由于处理芯片和片外存储器单元之间有限的通信带宽引起的存储器等待时间增加因此导致开发诸如嵌入式动态随机存取存储器或EDRAM之类的片上存储器架构。在一种形式的EDRAM中，存储器元件由单个晶体管和单个电容器制成，且因此通常被称为1T-1C存储器单元。1T-1C混合存储器单元方法包括将电容器元件紧接于存取晶体管埋置在半导体衬底中，且电容器极板之一与晶体管的N+源/漏区接触。现有的1T-1C EDRAM单元利用电容器的底电极来与访问晶体管的N+源/漏区相接触，而顶电极通过从衬底上面落下的通孔/ 沟槽接触。附图简述根据结合附图中的各个附图来阅读以下具体描述将更好地理解公开实施例，附图中
图1是根据本发明的实施例的嵌入式存储器单元的截面图；图2是示出根据本发明实施例的制造嵌入式存储器单元的方法的流程图；图3是示出根据本发明实施例的制造嵌入式DRAM单元的方法的流程图；以及图4是根据本发明的另一个实施例的嵌入式存储器单元的截面图。为了简明和清楚地说明，诸附图示出一般形式的结构，且可能省略了已知特征和技术的描述和细节以避免不必要地混淆本发明所描述的实施例的讨论。此外，附图中的各要素不一定按比例绘制。举例而言，相对于其它要素附图中一些要素的尺寸可被放大来帮助改善对本发明各实施例的理解。不同附图中的相同附图标记表示相同要素，而类似附图标记可能但不必表示类似要素。说明书和权利要求中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)用于区别类似要素，而不一定用于描述特定先后或时间顺序。要理解，在适当情况下如此使用的这些术语可互换，例如使得本文所述的本发明实施例能够以不同于本文所述或所示的其它顺序来操作。类似地，如果本文所述的方法包括一系列步骤，本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所陈述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。此外，术语“包括”、“包含”、“具有”和其任意的其它变型旨在覆盖非排他的包含，使得包括一列要素的工艺、方法、制品或装置不必限于那些要素，但可包括本文中并未特意列出的或这些工艺、方法、制品或装置固有的其它要素。在说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“上”、“下”等 (如果有的话)用于描述的目的，且不一定用于描述永久的相对位置。应该理解如此使用的术语在适当情况下是可以互换的，使得本文所述的本发明的实施例例如能够以本文示出或以其它方式描述的方向以外的其它方向操作。如本文所使用的术语“耦合”被定义为电或非电方式的直接或间接连接。在本文中描述为彼此“相邻”的物体按照适于使用该短语的上下文可以在物理上彼此接触、彼此紧邻或彼此处于同一通用区域或区。在本文中短语 “在一个实施例中”的出现不一定全指同一实施例。
具体实施例方式在本发明的一个实施例中，嵌入式存储器单元包括半导体衬底、具有至少部分地嵌入在半导体衬底中的源/漏区的晶体管以及至少部分地嵌入在半导体衬底中的电容器。 电容器包括通过第一电绝缘材料彼此电隔离的第一电极和第二电极。第一电极电连接到半导体衬底，且第二电极电连接到晶体管的源/漏区。如上所述，现有的1T-1C EDRAM单元电容器的典型构造是使电容器顶电极与从衬底上面落下的通孔或沟槽接触。这种架构需要较大的1T-1C单元面积以便容纳接触结构， 而且还部分地由于增加本地互连密度而使得本地互连方案/工艺复杂化。起因于该架构的另一个问题是由于电容器极板(电极)和半导体之间的高接触电阻引起的降低的单元性能。如以下详细解释的，本发明的实施例使得真正的“嵌入式”电容器可行，从而改进 1T-1C混合技术的缩放性。作为示例，不需要形成与电容器的其它外部接触(经由晶体管接触网络或栅接触网络)。这不需要来自衬底上面的接触通孔/沟槽(用于电容器)，因此简化互连布局。此外，如以下详细描述的，本发明的实施例通过例如降低与电容器的接触电阻来实现改进的存储器单元性能。作为示例，这可通过匹配半导体掺杂(即对于PWELL不同的金属与N+源/漏的关系)的适当金属的选择来实现。现在参考附图，图1是根据本发明的实施例的嵌入式存储器单元100的截面图。作为示例，嵌入式存储器单元100可以是EDRAM单元。如图1所示，嵌入式存储器单元100包括半导体衬底110、具有至少部分地嵌入在半导体衬底110的体区111中的源/漏区121 (在所示实施例中包括升高的部分)的晶体管120(通常称为访问晶体管)、以及至少部分地嵌入在半导体衬底110中的电容器130。电容器130位于沟槽105内且包括通过电绝缘材料 133彼此电隔离的电极131和电极132。晶体管120还包括栅区122和源/漏接触123。嵌入式存储器单元100还包括氧化物层140以及与栅区122相邻的侧壁间隔层150。在一个实施例中，电绝缘材料133可以是高k介电材料。过去广泛用作栅电介质的二氧化硅(SiO2)具有约为3.9的介电常数K (通常写作“k”)。在本文件中对高k材料的引用表示具有显著高于S^2的介电常数的介电常数的材料。实际上，这些材料通常具有约 8-10或更高的介电常数(然而具有低于此的介电常数的材料仍可取得高k材料的资格)。 类似地，本文中对“低k”材料的引用表示相对于SiO2的介电常数具有较低介电常数的材料， 例如具有小于约3. 5的介电常数的材料。如图所述，电极131电连接到半导体衬底110的体区111，且电极132电连接到晶体管120的源/漏区121。如上所述，由于该架构不需要对电容器的顶部接触，所以提供密度益处并且比现有的EDRAM架构更可缩放。在一个实施例中，体区111具有ρ型掺杂，表示晶体管120和电容器130位于PWELL中，且源/漏区121具有η型掺杂。如已经解释的，在图1所示的实施例中，电容器130的底电极和顶电极(即电极 131和13 与半导体衬底110接触。金属-半导体接触通常是非欧姆的，且界面电阻通过肖特基势垒高度(SBH)量化。因此降低SBH是改进器件性能的关键，尤其是对于缩放。SBH 还强烈依赖于半导体中掺杂的性质和程度m型掺杂要求关于半导体导带具有低SBH，而ρ 型掺杂需要关于半导体价带具有低SBH。因为在一个实施例中，相反地掺杂源/漏区121(重掺杂的η型)和体区111 (ρ型)，所以电极131和132可包括不同类型的金属以便使有关的 η或ρ SBH最小化。因此，在一个实施例中，具有大功函的金属将被用于电极131。大功函金属关于半导体价带具有低SBH。作为示例，电极131可包含钼、钯、铱、锇或其它贵金属，或更一般地， 具有约5电子伏特(eV)或更大的功函的金属。对于以上按名称列出的金属，铱具有对于硅价带最低的SBH(0. 17eV)，且因此是特别适于电极131的金属，然而应当理解除SBH外的其它因素也可影响该决定。在同一或另一个实施例中，具有小功函的金属将用于电极132。小功函金属关于半导体导带具有低SBH。作为示例，电极132可包括铒、镱、钆、钇或其它稀土元素，或者更一般地，具有不高于约3. 2eV的功函的金属。在以上按名称列出的金属中，镱具有对于硅导带最低的SBH(0. 27eV)，且因此是特别适于电极132的金属，然而应当理解，如电极131的情况， 除SBH外的其它因素也可影响材料的选择。通常通过在得到反应产物的金属和半导体之间发生化学反应来获得较低接触电阻、更加热稳定且更清洁的金属-半导体接触(例如，对于硅衬底的硅化物、对于锗衬底的锗化物、对于硅锗衬底的锗硅化物等)。因此，在某些实施例中，如以下进一步讨论的，可在每个电极131和132的沉积之后进行发生化学反应的热退火。因此，在某些实施例中，电容器130还包括半导体衬底110和电极131和电极132中的至少一个之间的反应产物(未示出)。在一些实施例中，电容器130还包括位于电极131和半导体衬底110的部分之间的第二电绝缘材料。作为示例，可使用这一绝缘体，以便防止电荷从电极131泄漏到源/漏区121。在图1所示的实施例中，沿沟槽105的部分侧壁定位电绝缘材料134。注意，如应预期到的，电绝缘材料134不位于沟槽105的底部，因此允许以上已经讨论的在电极131和半导体衬底110之间的电连接。作为示例，电绝缘材料134可包括氮化硅(SiN)或另一种低k材料等。图2是示出根据本发明实施例的制造嵌入式存储器单元的方法200的流程图。作为示例，方法200可得到类似于图1所示的嵌入式存储器单元100的存储器单元的形成。方法200的步骤210提供半导体衬底。作为示例，该半导体衬底可类似于图1中示出的半导体衬底110。方法200的步骤220形成具有至少部分地嵌入在半导体衬底中的源/漏区的晶体管。作为示例，晶体管可类似于图1所示的晶体管120。因此，源/漏区可类似于也在图1 中示出的源/漏区121。方法200的步骤230形成电容器，该电容器具有至少部分地嵌入在半导体衬底中且电连接到半导体衬底的第一电极、至少部分地嵌入在半导体衬底中且电连接到源/漏区的第二电极、以及将第一电极和第二电极彼此电隔离的第一电绝缘材料。作为示例，电容器可类似于图1所示的电容器130。因此，第一电极、第二电极和第一电绝缘材料可分别类似于全部在图1中示出的电极131、电极132和电绝缘材料133。
由于其中形成电容器130的沟槽(图1中的沟槽105)的相对较大的长宽比，且由于需要电极在电容器沟槽的所有表面上连续，所以用于电极的沉积工艺将很可能是共形气相沉积工艺，如原子层沉积(ALD)或化学气相沉积(CVD)(还可使用如等离子体增强ALD 和等离子体增强CVD的变型)，或利用基于共形解决方案的沉积技术的工艺，如电镀或化学镀。还可使用高度共形物理气相沉积(PVD)工艺。或者，还可使用沉积技术的组合。例如， 可通过沉积PVD种子层随后通过电镀来填充沟槽105的剩余体积来形成电极132。方法200的步骤240降低第一电极和半导体衬底之间的肖特基势垒高度。在一个实施例中，步骤240包括如果半导体衬底具有ρ型掺杂则为第一电极选择具有高功函的金属，且如果半导体衬底具有η型掺杂则为第一电极选择具有低功函的金属。如上所述，步骤 240可导致选择钼、钯、铱、锇或其它贵金属等。方法200的步骤250降低第二电极和源/漏区之间的肖特基势垒高度。在一个实施例中，步骤250包括如果源/漏区具有η型掺杂则为第二电极选择具有低功函的金属，且如果源/漏区具有P型掺杂则为第二电极选择具有高功函的金属。如上所述，步骤250可导致选择铒、镱、钆、钇或其它稀土元素等。在一些实施例中，方法200还包括在第一电极和半导体衬底的部分之间形成第二电绝缘材料。作为示例，第二电绝缘材料可类似于图1所示的电绝缘材料134。作为另一个示例，在电极形成之前可形成第二电绝缘材料作为电容器的形成(步骤230)的一部分。在该实施例中，可利用干法蚀刻步骤等来蚀刻掉电绝缘材料的一部分，使得第一电极能够接触半导体衬底。在相同或其它实施例中，方法200还包括形成半导体衬底与第一电极和第二电极中的至少一个之间的反应产物。这可包括进行半导体衬底与第一电极和第二电极中的至少一个的热退火。作为示例，可在约200摄氏度(°C)至约700°C的温度范围中在大约几分钟至几小时的非常短的时间(通常称为快速退火或尖峰退火)或较长时间内完成退火。图3是示出根据本发明实施例的制造嵌入式DRAM单元的方法300的流程图。作为示例，方法300可得到类似于图1所示的嵌入式存储器单元100的存储器单元的形成。方法300的步骤310提供具有ρ型掺杂的半导体衬底。作为示例，该半导体衬底可类似于图1中示出的半导体衬底110。方法300的步骤320形成具有至少部分地嵌入在半导体衬底中的源/漏区的晶体管，该源/漏区具有η型掺杂。作为示例，晶体管可类似于图1所示的晶体管120。因此，源 /漏区可类似于也在图1中示出的源/漏区121。方法300的步骤330是在半导体衬底上形成沟槽。作为示例，沟槽可类似于图1 所示的沟槽105。可根据本领域中已知的适用于沟槽形成的方法和技术来形成沟槽。方法300的步骤340在沟槽中沉积高功函金属，使得高功函金属电接触半导体衬底。作为示例，如上所说明的，高功函金属可用作电容器的底电极。方法300的步骤350在沟槽中在高功函金属上沉积第一电绝缘材料。作为示例， 第一电绝缘材料可类似于图1所示的电绝缘材料133。在一个实施例中，步骤350包括在高功函金属上共形沉积第一电绝缘材料，结果是成为诸如图1所示的在源/漏区121的下边缘上延伸的绝缘层。除沉积步骤外，该技术可包括蚀刻步骤，其中第一电绝缘材料被蚀刻回图1所示的位置。或者，可使用不同的形成技术，其得到如图1所示的绝缘层。在不同的实施例中，步骤350包括共形沉积第一电绝缘材料，使得其形成延伸到其中形成电容器的沟槽的顶部的共形层。图4描绘了该实施例的示例，图4是根据本发明的实施例的嵌入式存储器单元400的截面图。(在图4中，共形绝缘层的一侧不到达或者更确切地不再到达沟槽的顶部，以下将解释其原因。)如图4所示，嵌入式存储器单元400包括半导体衬底410、具有至少部分地嵌入在半导体衬底410的体区411中的源/漏区421 (在所示实施例中包括升高的部分)的晶体管420、以及至少部分地嵌入在半导体衬底410中的电容器430。电容器430位于沟槽405 内且包括通过电绝缘材料433彼此电隔离的电极431和电极432。(任选的)电绝缘材料 434内衬沟槽405的下部。晶体管420还包括栅区422和源/漏接触423。嵌入式存储器单元400还包括氧化物层440以及与栅区422相邻的侧壁间隔层450。如图所示，电极431 电连接到半导体衬底410的体区411，且电极432电连接到晶体管420的源/漏区421。作为示例，半导体衬底410、晶体管420、源/漏区421、体区411、电容器430、沟槽405、电极 431、电极432、电绝缘材料433、电绝缘材料434、栅区422、源/漏接触423、氧化物层440和侧壁间隔层450可分别类似于全部在图1中示出的半导体衬底110、晶体管120、源/漏区 121、体区111、电容器130、沟槽105、电极131、电极132、电绝缘材料133、电绝缘材料134、 栅区122、源/漏接触123、氧化物层140和侧壁间隔层150。方法300的步骤360在沟槽中在第一电绝缘材料上沉积低功函金属，使得低功函金属与高功函金属电隔离，且使得低功函金属电接触源/漏区。作为示例，如上所说明的， 低功函金属可用作电容器的顶电极。再次参考图4，电极432通过在图左侧的源/漏接触423而电短路到晶体管120。 注意，接触蚀刻还在与晶体管420相邻侧面蚀刻回电绝缘材料433。在已经沉积接触材料之后，至少在一个实施例中，所得结构如图4所描绘，且电绝缘材料433在一侧达到沟槽405 的顶部且在沟槽405的另一侧达到源/漏接触423的底部。可能的是电极432和源/漏 421之间的接触将被略微损坏，但这可通过接触将围绕源/漏421的扩散的事实而得以减轻。将电绝缘材料沉积到沟槽的顶部然后利用接触蚀刻向回蚀刻，不需要在低功函金属沉积之前进行可能有问题的和/或困难的湿法(或其它)厚电绝缘材料蚀刻。在一些实施例中，方法300还包括在高功函金属和半导体衬底的部分之间形成第二电绝缘材料。作为示例，第二电绝缘材料可类似于图1所示的电绝缘材料134。在一个实施例中，可在沟槽形成(步骤330)之后且在高功函金属沉积(步骤340)之前形成第二电绝缘材料。在该实施例中，可使用干法蚀刻等来打开电容器沟槽的底部使得高功函金属 (底电极)可接触PWELL。在相同或其它实施例中，方法300还包括形成半导体衬底与高功函金属和低功函金属中的至少一个之间的反应产物。在一个实施例中，这包括进行半导体衬底与高功函金属和低功函金属中的至少一个的热退火。作为示例，退火可在约200°C至约700°C的温度范围内进行。在一个实施例中，退火的持续时间可小于约60秒。在其它实施例中，退火的持续时间可约为几分钟至几小时。虽然本发明已参考特定实施例作出描述，要理解可由本领域普通技术人员作出各种改变而不背离本发明的精神和范围。因此，本发明实施例的公开内容旨在说明本发明的范围，而非旨在限制。旨在本发明的范围应仅由所附权利要求所主张的范围来限制。例如，对于本领域的一个普通技术人员，显而易见的是可在各个实施例中实现本文讨论的嵌入式存储器单元和相关联的结构和方法，且这些实施例的前述某些讨论不一定表示所有可能实施例的全部描述。此外，参考具体实施例描述了好处、其它优点以及对问题的解决方案。但是，这些好处、优点、对问题的解决方案以及可使任何好处、优点或解决方案产生或变得更显著的任何元素不能被解释为任何或所有权利要求的关键的、必要的、或实质的特征或要素。此外，如果实施例和/或限制有以下情况时，在专用原则下本文所公开的实施例和限制不专用于公众(1)在权利要求中未明确要求的；且(2)其在等价原则下，权利要求中明确的元素和/或限制的可能等价物。
权利要求
1.一种嵌入式存储器单元，包括 半导体衬底；具有至少部分地嵌入在所述半导体衬底中的源/漏区的晶体管；以及至少部分地嵌入在半导体衬底中的电容器，所述电容器包括通过第一电绝缘材料彼此电隔离的第一电极和第二电极， 其中所述第一电极电连接到半导体衬底；以及所述第二电极电连接到所述晶体管的源/漏区。
2.如权利要求1所述的嵌入式存储器单元，其特征在于 所述半导体衬底具有P型掺杂且所述源/漏区具有η型掺杂。
3.如权利要求2所述的嵌入式存储器单元，其特征在于 所述第一电极包括具有高功函的金属。
4.如权利要求2所述的嵌入式存储器单元，其特征在于 所述第二电极包括具有低功函的金属。
5.如权利要求1所述的嵌入式存储器单元，其特征在于所述电容器还包括位于第一电极和半导体衬底的部分之间的第二电绝缘材料。
6.如权利要求1所述的嵌入式存储器单元，其特征在于所述电容器还包括在半导体衬底与第一电极和第二电极中的至少一个之间的反应产物。
7.如权利要求1所述的嵌入式存储器单元，其特征在于 第一电绝缘材料包括高k介电材料。
8.—种制造嵌入式存储器单元的方法，所述方法包括 提供半导体衬底；形成具有至少部分地嵌入在所述半导体衬底中的源/漏区的晶体管； 形成电容器，所述电容器具有至少部分地嵌入在半导体衬底中且电连接到半导体衬底的第一电极； 至少部分地嵌入在半导体衬底中且电连接到源/漏区的第二电极；以及将所述第一电极和所述第二电极彼此电隔离的第一电绝缘材料。
9.如权利要求8所述的方法，其特征在于，还包括降低所述第一电极和半导体衬底之间的肖特基势垒高度。
10.如权利要求9所述的方法，其特征在于降低所述第一电极和半导体衬底之间的肖特基势垒高度包括如果半导体衬底具有P型掺杂则为第一电极选择具有高功函的金属；以及如果半导体衬底具有η型掺杂则为第一电极选择具有低功函的金属。
11.如权利要求8所述的方法，其特征在于，还包括 降低所述第二电极和源/漏区之间的肖特基势垒高度。
12.如权利要求11所述的方法，其特征在于降低所述第二电极和源/漏区之间的肖特基势垒高度包括 如果源/漏区具有η型掺杂则为第二电极选择具有低功函的金属；以及如果源/漏区具有P型掺杂则为第二电极选择具有高功函的金属。
13.如权利要求8所述的方法，其特征在于，还包括在第一电极和半导体衬底的部分之间形成第二电绝缘材料。
14.如权利要求8所述的方法，其特征在于，还包括在半导体衬底与第一电极和第二电极中的至少一个之间形成反应产物。
15.如权利要求14所述的方法，其特征在于形成反应产物包括进行半导体衬底与第一电极和第二电极中的至少一个的热退火。
16.一种制造嵌入式DRAM单元的方法，所述方法包括 提供具有P型掺杂的半导体衬底；形成具有至少部分地嵌入在所述半导体衬底中的源/漏区的晶体管，所述源/漏区具有η型掺杂；在半导体衬底中形成沟槽；在所述沟槽中沉积高功函金属，使得高功函金属电接触所述半导体衬底； 在沟槽中在所述高功函金属上沉积第一电绝缘材料；以及在沟槽中在第一电绝缘材料上沉积低功函金属，使得低功函金属与高功函金属电隔离，且使得低功函金属电接触源/漏区。
17.如权利要求16所述的方法，其特征在于，还包括 在高功函金属和半导体衬底的部分之间形成第二电绝缘材料。
18.如权利要求17所述的方法，其特征在于，还包括在半导体衬底与高功函金属和低功函金属中的至少一个之间形成反应产物。
19.如权利要求18所述的方法，其特征在于形成所述反应产物包括进行半导体衬底与高功函金属和低功函金属中的至少一个的热退火。
20.如权利要求19所述的方法，其特征在于进行所述热退火包括在约200摄氏度至约700摄氏度之间的温度下进行小于约60秒的半导体衬底与高功函金属和低功函金属中的至少一个的退火。
全文摘要
一种嵌入式存储器单元包括半导体衬底(110)、具有至少部分地嵌入在半导体衬底中的源/漏区(121)的晶体管(120)以及至少部分地嵌入在半导体衬底中的电容器(130)。电容器包括通过第一电绝缘材料(133)彼此电隔离的第一电极(131)和第二电极(132)。第一电极电连接到半导体衬底，且第二电极电连接到晶体管的源/漏区。
文档编号H01L27/108GK102272928SQ200980153779
公开日2011年12月7日 申请日期2009年12月17日 优先权日2008年12月30日
发明者B·S·多伊尔, D·索马瑟科哈, G·德威, J·T·卡瓦利罗斯, N·穆克赫吉 申请人:英特尔公司