专利名称：Dddmos器件的制造方法
技术领域：
本发明涉及一种半导体制集成电路工艺方法，尤其是涉及一种DDDMOS器件的制
造方法。
背景技术：
DDDMOS (Double Diffused Drain M0SFET)器件即为双扩散漏高压 MOSFET 器件的 简称，是一种常用的横向高压MOS器件。如图1所示，为现有N型DDDMOS器件的结构示意 图，包括在一衬底上形成有一 N型埋层，在所述N型埋层上形成有一 N型外延层；在所述N 型外延层中形成一P阱，以该P阱作为器件的沟道区；在所述沟道区中形成一N+的源区；在 所述N型外延层中形成一 N+的漏区，在所述漏区与所述沟道区间的N型外延层作为器件的 漂移区；还包括一多晶硅栅极，所述多晶硅栅极形成于所述沟道区和漂移区上，并通过一栅 氧化层和所述沟道区和漂移区隔离，所述多晶硅栅覆盖了全部所述沟道区和部分所述漂移 区，所述多晶硅栅两侧形成有侧墙，所述源区形成与所述多晶硅栅的一个侧墙旁，所述多晶 硅栅的另一个侧墙处于所述漂移区上并和所述漏区相隔一定的距离。现有DDDMOS器件具有较高的击穿电压和低导通电阻，易于集成，普遍应用于高压 集成电路和功率集成电路。但处在高压大电流工作条件时，过高的表面电场易使得栅氧化 层击穿，造成器件损伤，严重影响了器件的可靠性。而若要提高其耐压能力，需增大漂移区 尺寸和降低漂移区浓度，使得器件尺寸过大，导通电阻呈指数增加，限制了其性能的提高和 应用。
发明内容
本发明所要解决的技术问题是提供一种DDDMOS器件的制造方法，能显著减小器 件尺寸，降低导通电阻，同时具备更好的耐压特性，具有较高的可靠性。为解决上述技术问题，本发明提供的DDDMOS器件的制造方法，包括步骤在硅衬 底上形成一第一导电类型的埋层；在所述埋层上形成第一导电类型的外延层，并在所述外 延层上形成一第一导电类型的漂移区；还包括步骤步骤一、采用浅槽隔离工艺在所述漂移区表面形成一漂移区浅槽；步骤二、在所述漂移区浅槽中淀积一层具有第一导电类型掺杂的多晶硅，所述多 晶硅层的厚度为所述漂移区浅槽深度的1/3 1/2、掺杂浓度为所述漂移区掺杂浓度的1到 10倍；步骤三、淀积氧化硅填满所述漂移区浅槽，并通过研磨工艺使经过上述工艺的硅 片表面平整化；步骤四、在所述外延层部分区域上形成第二导电类型的沟道区；形成栅氧化层、多 晶硅栅、源区和漏区，所述多晶硅栅覆盖了所述沟道区和部分漂移区以及部分所述氧化硅， 并且所述多晶硅栅通过所述栅氧化层和所述沟道区以及所述漂移区相隔离，所述源区形成 在所述沟道区中并和所述多晶硅栅相邻接、所述漏区形成于所述漂移区中并和所述漂移区浅槽相邻接。更进一步改进，对于N型DDDMOS器件，所述第一导电类型为N型、第二导电类型为 P型，步骤二中所述多晶硅的掺杂杂质为N型杂质如磷，掺杂浓度范围为1E15 5E15cm_3， 视实际应用而定；对于P型DDDMOS器件，所述第一导电类型为P型、第二导电类型为N型， 步骤二中所述多晶硅的掺杂杂质为P型杂质如硼，掺杂采用离子注入工艺，注入的剂量为 1E12 lE13cnT2。更进一步改进，步骤一中所述漂移区浅槽的深度为0.3 μ m左右，其位置距离沟道 区0. 5 1 μ m，其宽度视晶体管耐压性能而定，与击穿电压的关系为20V/1 μ m。与现有技术相比，本发明具有以下技术效果本发明通过在DDDMOS器件的漂移区 刻浅槽并填入掺杂的多晶硅和氧化硅的方式，显著提高了栅氧化层的耐压性和可靠性，器 件面积能明显缩小，同时通过对掺杂多晶硅中杂质浓度的调节，可获得较低的导通电阻，具 有较高的应用价值。
下面结合附图和具体实施方式
对本发明作进一步详细的说明图1是现有N型DDDMOS器件的结构示意图；图2是本发明DDDMOS器件的制造方法流程图；图3A-图3E是本发明实施例N型DDDMOS器件的制造过程中的结构示意图。
具体实施例方式如图2所示，为本发明DDDMOS器件的制造方法流程图，图3A-图3E是本发明实施 例N型DDDMOS器件的制造过程中的结构示意图。本发明的DDDMOS器件的制造方法，包括步骤在硅衬底上形成一第一导电类型的埋层；在所述埋层上形成第一导电类型的外延 层，并在所述外延层上形成一第一导电类型的漂移区。步骤一、采用浅槽隔离工艺在所述漂移区表面形成一漂移区浅槽，所述漂移区浅 槽的深度为0. 3 μ m左右，其位置距离沟道区0. 5 1 μ m，其宽度视晶体管耐压性能而定，与 击穿电压的关系近似为20V/1 μ m。如图3A所示，为经过上述步骤后的本发明实施例N型 DDDMOS器件的结构示意图，其第一导电类型为N型，即形成了 N型埋层、N型外延层以及N 型漂移区。而对于P型DDDMOS来说，第一导电类型为P型。步骤二、在所述漂移区浅槽中淀积一层具有第一导电类型掺杂的多晶硅，所述多 晶硅层的厚度为所述漂移区浅槽深度的1/3 1/2、掺杂浓度略高于所述漂移区的掺杂浓 度，为所述漂移区掺杂浓度的1到10倍。如图;3B和图3C所示，为本发明实施例N型DDDMOS 在该步骤中的结构示意图，如图3B所示，淀积一层掺杂N型杂质如磷的多晶硅填入漂移区 处的浅槽，而不填入其他用作隔离的浅槽处，其浓度范围为1E15 5E15cnT3，该掺杂浓度略 高于所述漂移区的掺杂浓度，其具体值视实际应用而定；如图3C所示，对表面进行研磨，去 除多余的多晶硅，完成平整化。对于P型DDDMOS来说，所述多晶硅的掺杂杂质为P型杂质 如硼，掺杂采用离子注入工艺，注入的剂量为1E12 lE13cm_2。步骤三、淀积氧化硅填满所述漂移区浅槽，并通过研磨工艺使经过上述工艺的硅片表面平整化。如图3D所示，为本发明实施例N型DDDMOS经过该步骤后的结构示意图。步骤四、在所述外延层部分区域上形成第二导电类型的沟道区；形成栅氧化层、多 晶硅栅、源区和漏区，所述多晶硅栅覆盖了所述沟道区和部分漂移区以及部分所述氧化硅， 并且所述多晶硅栅通过所述栅氧化层和所述沟道区以及所述漂移区相隔离，所述源区形成 在所述沟道区中并和所述多晶硅栅相邻接、所述漏区形成于所述漂移区中并和所述漂移区 浅槽相邻接。如图3E所示，为本发明实施例N型DDDMOS经过该步骤后的结构示意图，最终 完成了 N型DDDMOS的制造，其中沟道区位图3E中所示P阱。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应 视为本发明的保护范围。
权利要求
1.一种DDDMOS器件的制造方法，包括步骤在硅衬底上形成一第一导电类型的埋层； 在所述埋层上形成第一导电类型的外延层，并在所述外延层上形成一第一导电类型的漂移 区；其特征在于，还包括步骤步骤一、采用浅槽隔离工艺在所述漂移区表面形成一漂移区浅槽；步骤二、在所述漂移区浅槽中淀积一层具有第一导电类型掺杂的多晶硅，所述多晶硅 层的厚度为所述漂移区浅槽深度的1/3 1/2、掺杂浓度为所述漂移区掺杂浓度的1到10 倍；步骤三、淀积氧化硅填满所述漂移区浅槽，并通过研磨工艺使经过上述工艺的硅片表 面平整化；步骤四、在所述外延层部分区域上形成第二导电类型的沟道区；形成栅氧化层、多晶硅 栅、源区和漏区，所述多晶硅栅覆盖了所述沟道区和部分漂移区以及部分所述氧化硅，并且 所述多晶硅栅通过所述栅氧化层和所述沟道区以及所述漂移区相隔离，所述源区形成在所 述沟道区中并和所述多晶硅栅相邻接、所述漏区形成于所述漂移区中并和所述漂移区浅槽 相邻接。
2.如权利要求1所述DDDMOS器件的制造方法，其特征在于对于N型DDDMOS器件，所 述第一导电类型为N型、第二导电类型为P型，步骤二中所述多晶硅的掺杂杂质为N型杂质 如磷，掺杂浓度范围为1E15 5E15cnT3 ；对于P型DDDMOS器件，所述第一导电类型为P型、 第二导电类型为N型，步骤二中所述多晶硅的掺杂杂质为P型杂质如硼，掺杂采用离子注入 工艺，注入的剂量为1E12 IE 13cm"2ο
3.如权利要求1所述DDDMOS器件的制造方法，其特征在于步骤一中所述漂移区浅槽 的深度为0. 3 μ m左右，其位置距离沟道区0. 5 1 μ m，其宽度视晶体管耐压性能而定，与击 穿电压的关系为20V/lym。
全文摘要
本发明公开了一种DDDMOS器件的制造方法，包括步骤在衬底上依次形成埋层和外延层，并在外延层中形成漂移区；采用浅槽隔离工艺在漂移区表面形成一漂移区浅槽；在漂移区浅槽中淀积一层掺杂的多晶硅，多晶硅层的厚度为漂移区浅槽深度的1/3～1/2、掺杂浓度高于漂移区的掺杂浓度；淀积氧化硅填满漂移区浅槽；形成沟道区、栅氧化层、多晶硅栅、源区和漏区。本发明显著提高了栅氧化层的耐压性和可靠性，器件面积能明显缩小，同时通过对掺杂多晶硅中杂质浓度的调节，可获得较低的导通电阻，具有较高的应用价值。
文档编号H01L29/78GK102129996SQ20101002730
公开日2011年7月20日 申请日期2010年1月18日 优先权日2010年1月18日
发明者钱文生, 韩峰 申请人:上海华虹Nec电子有限公司