专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，特别涉及用于使MOS晶体管高耐压化的技 术。
背景技术：
伴随着半导体装置的高性能化、高功能化，近年来搭载在半导体装置上的晶体管 等的元件数飞跃地增加，要求尺寸的缩小化、微细化。这在液晶驱动器那样的要求高耐压的 晶体管中也不例外。在对晶体管的尺寸进行缩小化时，为了不产生所谓的短沟道效果，对栅极氧化膜 进行薄膜化。可是，伴随着栅极氧化膜的薄膜化，电场(栅极电场)集中在栅极电极和漏 极重合的部分，由于该高电场，电子从价电子带向传导带隧穿导致的泄漏电流(GIDL =Gate Induced DrainLeakage，栅极诱导漏极泄漏电流)增大的问题明显化。作为解决上述问题的方法，历来使用如下技术(offset L0C0S，偏移区域性硅片氧 化)，即，通过使位于栅极电极端部的下方的栅极氧化膜的膜厚比沟道区域上方厚，从而降 低栅极电极端部的电场。可是，在该方法的情况下，由于是将栅极电极的端部配置在比栅极 氧化膜厚的LOCOS氧化膜上的结构，所以作为元件整体需要非常大的占有区域。为了解决这样的课题，提出有日本专利申请特开2004-47721号公报(以下，称为 文献1)中记述的技术。在该技术中，如图8所示，通过设置用于使MOS晶体管的高浓度漏 极区域73和硅化物81从栅极电极76隔离的偏移区域wl，从而使漏极区域73和栅极电极 76的漏极侧端部之间的电场缓和，谋求上述泄漏电流的降低和高耐压化。再有，在图8中，71表示元件分离绝缘膜，72表示漂移区域，73表示漏极区域，74 表示源极区域，75表示栅极氧化膜，76表示栅极电极，77,78表示绝缘膜，81 83表示硅化 物区域。可是，在文献1记述的技术中，由于还是需要确保偏移wl，所以该偏移的量的尺寸 扩大是不得已的，这一点成为晶体管尺寸缩小化的障碍。
发明内容
本发明鉴于这样的问题点，其目的在于实现一种高耐压MOS晶体管，该晶体管在 能够实现泄漏电流的降低的同时，与现有技术相比进一步使元件尺寸缩小。为了达到上述目的，本发明的半导体装置的第一特征在于，具有第一导电型的阱，在衬底上形成；与所述第一导电型不同的第二导电型的第一和第二杂质扩散区域，在上述阱上隔 着沟道区域形成；以及栅极电极，跨越上述第一杂质扩散区域的一部分上方、上述沟道区域的上方、以及 上述第二杂质扩散区域的一部分上方，隔着栅极氧化膜而形成，上述栅极电极被掺杂为上述第二导电型，
在该栅极电极中，位于上述第一和第二杂质扩散区域的上方的电极端部的杂质浓 度，与位于上述沟道区域的上方的部分的杂质浓度相比是低浓度。根据本发明的上述特征，在栅极电极中，与位于沟道区域上方的部分相比，电极端 部的杂质浓度降低。由此，对于栅极电极，能够抑制对晶体管的电气特性赋予影响的沟道区 域上方位置的耗尽化，一边仅对电极端部使耗尽化进展。由此，能够得到与在表观上仅在栅极电极的端部的区域中使栅极氧化膜厚膜化同 样的效果，能够缓和同区域的电场集中。而且，根据该结构，由于实际上不需要对栅极氧化膜进行厚膜化，所以与使用偏移 LOCOS技术的现有结构相比，能够使元件尺寸缩小化。此外，由于不需要如图8那样使栅极 电极和漏极区域隔离，所以与文献1的技术相比也能够使元件尺寸缩小化。此外，在该结构中，仅对应于位置使栅极电极的杂质浓度不同即可，因此不需要复 杂的工序，能够通过简易的制造方法，实现泄漏电流的抑制和元件尺寸的缩小化并存的半 导体装置。本发明的半导体装置在上述特征之外，其特征在于，在上述栅极电极中，从位于上述沟道区域的上方的部分起，朝向位于上述第一和 第二杂质扩散区域的上方的电极端部，显现杂质浓度变为低浓度的浓度梯度。在该情况下，上述浓度梯度能够作为朝向位于上述第一和第二杂质扩散区域的上 方的电极端部，跨越0. 2 0. 6 μ m的长度而形成。本发明的半导体装置在上述特征之外，其特征在于，在上述栅极电极中，位于上述第一和第二杂质扩散区域的上方的电极端部的杂质 浓度，是位于上述沟道区域的上方的部分的杂质浓度的0. 1倍以下。根据本发明的上述特征，能够充分发挥对栅极电极端部的电场集中进行缓和的效^ ο本发明的半导体装置在上述特征之外，其特征在于，上述第一杂质扩散区域具有上述第二导电型的源极侧漂移区域；和上述第二导 电型的源极区域，在上述源极侧漂移区域上形成，与该源极侧漂移区域相比是高浓度，上述第二杂质扩散区域具有上述第二导电型的漏极侧漂移区域；和上述第二导 电型的漏极区域，在上述漏极侧漂移区域上形成，与该漏极侧漂移区域相比是高浓度，上述栅极电极，在被上述源极区域和上述漏极区域夹着的区域的上方中，至少重 叠(overlap)上述源极侧漂移区域的一部分和上述漏极侧偏移区域的一部分而形成。根据本发明的上述特征，在形成漂移区域的MOS晶体管的结构中，能够使泄漏电 流的抑制和元件尺寸的缩小化并存。本发明的半导体装置的制造方法，是具有上述第一特征的半导体装置的制造方 法，其特征在于，具有形成上述阱的工序；在上述阱上，形成上述栅极氧化膜、以及在上述栅极氧化膜的上层形成栅极材料 膜的工序；以及第一离子注入工序，在之后，从上述栅极材料膜的外缘起，跨越规定的宽度在上述 栅极材料膜的上方施加掩模，在至少使位于被上述掩模夹着的区域的上述栅极材料膜的一部分、和上述外缘的外侧的上述阱表面露出的状态下，通过进行上述第二导电型的杂质离 子的注入和退火，从而使上述栅极材料膜变化为上述栅极电极，并且在上述阱上形成上述 第一和第二杂质扩散区域。根据本发明的上述特征，由于在离子注入时从栅极材料膜的外缘起跨越规定的宽 度施加有掩模，所以对该区域不注入杂质离子。另一方面，在比其内侧的、没有施加掩模的 区域中，对栅极材料膜注入杂质离子。在这样的离子注入条件下进行离子注入之后进行退 火，由此被施加了掩模的、从外缘起跨越规定的宽度的部分的区域(端部侧区域)，与比其 内侧的、没有施加掩模的区域(内侧区域)相比，杂质浓度降低。因此，按照具有上述特征的制造方法制造的半导体装置成为具备端部侧区域的杂 质浓度比内侧区域降低的栅极电极的结构。上述内侧区域中，位于其下方的衬底上的区域成为对MOS晶体管的沟道区域做出 贡献的部分，因此该内侧区域的杂质浓度决定MOS晶体管的电气特性。另一方面，端部侧区 域的杂质浓度与内侧区域相比，不对MOS晶体管的电气特性施加影响。如上所述，通过栅极电极的端部侧的杂质浓度降低，在同区域中使耗尽化进展，能 够使同区域中的电场集中缓和。而且，在通过该方法制造的半导体装置中，由于实际上不需 要栅极氧化膜的厚膜化、或偏移区域的确保，所以能够使半导体装置的元件尺寸缩小。而且，在该方法中，与通常的MOS晶体管的制造方法相比，仅在如下方面不同，即， 在杂质离子的注入时，预先对栅极材料膜的一部分(从外缘起跨越规定宽度的区域)施加 掩模，在该状态下进行离子注入，因此本发明不另外需要特有的专用工序。因此，能够在利 用已有的工序的同时，并且不会招致大幅的工序增加，能够实现泄漏电流的抑制和元件尺 寸的缩小化的并存。再有，在上述方法中，在杂质离子注入时，在对栅极材料膜的一部分区域进行覆盖 时，作为该掩模利用抗蚀剂膜也可，利用CVD氧化膜也可。本发明的半导体装置的制造方法在上述特征之外，其特征在于，具有第二离子注入工序，在形成上述阱之后，将比上述第一离子注入工序低浓度 的上述第二导电型的杂质离子注入到上述阱上的隔离的规定区域，由此将源极侧漂移区域 和漏极侧漂移区域隔离而形成，在上述第二离子注入工序结束后，以位于上述源极侧漂移区域、上述漏极侧漂移 区域、以及作为被两漂移区域夹着的上述阱区域的上述沟道区域的上方的方式，形成上述 栅极氧化膜和上述栅极材料膜，在上述第一离子注入工序中，在使上述源极侧漂移区域的一部分和上述漏极侧漂 移区域的一部分露出的状态下，通过对比上述第二离子注入工序高浓度的上述第二导电型 的杂质离子进行注入，从而在上述源极侧漂移区域内形成源极区域，在上述漏极侧漂移区 域内形成漏极区域，形成包含上述源极区域和上述源极侧漂移区域的上述第一杂质扩散区 域、以及包含上述漏极区域和上述漏极侧漂移区域的上述第二杂质扩散区域。根据本发明的上述特征，即使在具有漂移区域的MOS晶体管的结构中，也能够在利用已有的工序的同时，并且不会招致大幅的工序增加，实现泄漏电流的抑制和元件尺寸 的缩小化的并存。根据本发明的半导体装置的的结构，在栅极电极中，与沟道区域上方相比，电极端部的杂质浓度降低。由此，电极端部的电场集中被缓和，能够防止泄漏电流的发生。而且，在本发明的结构的情况下，仅使掺杂到栅极电极的杂质的浓度对应于电极 位置而变化，因此不需要像现有技术那样需要偏移区域，由此，与现有技术相比能够使该其 元件尺寸缩小化。
图1是本发明的半导体装置的概略剖面图。图2是用于说明本发明的半导体装置的效果的图表。图3是表示本发明的半导体装置的制法的工序剖面图(其1)。图4是表示本发明的半导体装置的制法的工序剖面图(其2)。图5是表示本发明的半导体装置的其它制法的工序剖面图(其1)。图6是表示本发明的半导体装置的其它制法的工序剖面图(其2)。图7是本发明的半导体装置的其它的概略剖面图。图8是现有的高耐压MOS晶体管的概略剖面图。
具体实施例方式下面，对本发明的实施方式详细地进行说明。图1是本发明的半导体装置的概略剖面图的一部分。再有，图1是示意地表示的 图，纸面上的尺寸与实际的尺寸并不一定一致。图1所示的本发明的半导体装置构成为，在衬底2上的区域Al具有高耐压的MOS 晶体管，在区域A2具有低耐压的MOS晶体管。高耐压MOS晶体管在阱10上形成，具备漏 极区域12、漏极侧漂移区域7、源极区域13、源极侧漂移区域8、栅极氧化膜6、以及栅极电极 20。此外，低耐压MOS晶体管在阱50上形成，具备漏极区域56、漏极侧LDD区域53、 源极区域57、源极侧LDD区域54、栅极氧化膜51、以及栅极电极60。再有，在本实施例中，以两MOS晶体管均为N沟道型进行说明，但如后述那样，也能 以相同的结构实现P沟道型。针对图1所示的高耐压MOS晶体管(区域Al)进行说明。在高耐压MOS晶体管中，在被衬底2上的元件分离绝缘膜3分离的区域内形成 有P型的阱10。而且，在该阱10上，作为N型的低浓度杂质扩散区域的漂移区域(drift region) 7、8(漏极侧漂移区域7、源极侧漂移区域8)隔离而形成。再有，在作为衬底2使用 P型的半导体衬底的情况下，以衬底2兼作为阱10也可。在漏极侧漂移区域7上，形成有作为是比其高浓度的N型杂质扩散区域的漏极区 域12。同样地，在源极侧漂移区域8上，形成有作为是比其高浓度的N型杂质扩散区域的源 极区域13。以横跨两漂移区域7、8的一部分、以及被这些漂移区域夹着的区域(附图上的沟道区域ch)的方式，隔着栅极氧化膜6形成有栅极电极20。此外，在栅极电极20的侧壁形 成有侧壁绝缘膜11。而且，以覆盖衬底2上的活性区域和栅极电极20的上表面的方式形成有层间绝缘膜23，在其上层形成有布线层25。该布线层25经由接触插塞(contact plug) 24，分别独立 地与漏极区域12和源极区域13电连接。在这里，栅极电极20被掺杂为N型，例如以多晶硅形成。而且，在该栅极电极20 中，在位于沟道区域ch的上方的部分20a、与位于漂移区域7和漂移区域8的一部分上方的 部分20b中的杂质浓度不同。将位于沟道区域ch的上方(内侧)的栅极电极的部分称为 “部分电极20a”，将与其相比外侧的、位于漂移区域7、8的上方(端部侧)的栅极电极的部 分称为“部分电极20b”，部分电极20b与部分电极20a相比，构成为杂质浓度为低浓度。而且，特别是该部分电极20b是如下结构，即随着朝向电极端部(漏极区域12侧、 源极区域13侧)，显示出杂质浓度下降的浓度梯度。另一方面，在低耐压的MOS晶体管中，不像高耐压的MOS晶体管的情况那样，在栅 极电极60中形成对应于位置的杂质浓度的差异。也就是说，图1所示的低耐压MOS晶体管 与所谓的现有的MOS晶体管的结构相同，所以省略说明。再有，在附图上，50是P型的阱， 53是漏极侧LDD区域，54是源极侧LDD区域，56是漏极区域，57是源极区域，51是栅极氧化 膜，60是栅极电极，55是侧壁绝缘膜。如图1的高耐压MOS晶体管那样，使栅极电极20的杂质浓度对应于位置而不同， 特别是使位于端部侧的部分电极20b与位于比其内侧的部分电极20a相比设定为低浓度， 由此在电压施加时，能够在部分电极20b内积极地使栅极电极的耗尽化发生。由此，能够得 到与在表观上仅在该区域中使栅极氧化膜6厚膜化同样的效果，能够对同区域的电场集中 进行缓和。而且，对部分电极20b内的、特别是栅极电极端部(漏极区域12、源极区域13侧)， 通过与内侧的部分电极20a相比充分地设定为低浓度，从而能够提高防止高电场集中在栅 极电极20的端部的效果。这时，在支配MOS晶体管的电气特性的、位于沟道区域上方的部分，即位于内侧的 部分电极20a中，能够设定为对应于要求的电气特性的杂质浓度，因此不会对MOS晶体管的 电气特性本身施加影响。图2是现有的高耐压MOS晶体管(虚线f2)、和本发明的半导体装置中包含的高耐 压MOS晶体管(实线fl)的关态耐压(off-breakdown voltage)特性的比较，是表示将漏 极-源极间电压作为横轴，将漏极电流(对数表示)作为纵轴时的关系的图。根据图2，本发明的结构与现有技术相比，能确认泄漏电流量降低(参照图2内的 d)。这表示在栅极电极端部和漏极区域之间，难以发生电极集中。进而，本发明不像偏移LOCOS那样实际上使栅极氧化膜厚膜化，因此不会招致元 件整体的占有区域的扩大。此外，由于仅是对应于位置使栅极电极的杂质浓度不同，所以不 需要像图8所示的现有技术那样确保偏移区域，与图8的结构相比也能够谋求元件尺寸的 缩小化。
再有，在本实施方式的结构中，漏极侧漂移区域7和漏极区域12相当于“第一杂质扩散区域”，源极侧漂移区域8和源极区域13相当于“第二杂质扩散区域”。即，根据该结构， 在栅极电极20中，位于第一和第二杂质扩散区域的上方的电极端部的杂质浓度、与位于沟 道区域ch的上方的部分的杂质浓度相比，成为低浓度。以下，参照图3(a) (C)、和图4(a) (c)的工序剖面图，对本发明的半导体装置的制造方法进行说明。再有，如图1所示那样，针对在高耐压MOS晶体管的周围形成低耐压 MOS晶体管的情况进行说明。首先，为了确定高耐压MOS晶体管的形成区域Al、和低耐压MOS晶体管的形成区 域A2，在衬底上，使用公知的方法(STI法，LOCOS法)以深度0.3 0.8μπι形成元件分离 绝缘膜3。再有，作为该衬底，只要是适于高耐压MOS晶体管的形成的材料的话，没有特别的 限定，以元素半导体或化合物半导体构成的半导体衬底、或在玻璃衬底上堆积多晶硅或非 晶硅构成的衬底也可。接着，在以该元件分离绝缘膜3区划的活性区域上形成衬垫(pad)氧化膜，使用公 知的离子注入技术和退火技术形成P型阱区域10、50。再有，如上述那样，在将衬底作为P 型衬底的情况下，由于以衬底能够兼作为阱，所以不需要阱区域的形成工序。接着，在800 1000°C的氧气氛中(例如，氧、含氮氧、卤素类添加氧(HCl或DCE 二氯乙烯))以膜厚30 60nm形成栅极氧化膜6。接着，在阱10上的规定区域中，例如，进行80 150kev，3X1012 1.2X IO13 (ions/cm2)的磷(ρ)离子注入，由此形成N型的漂移区域7、8 (参照图3 (a))。再 有，漂移区域7、8具有规定的隔离而形成。接着，除去低耐压MOS晶体管的形成区域A2内的氧化膜6，重新堆积比其薄的低耐 压用的栅极氧化膜51 (膜厚3 8nm)。接着，在整个面堆积150 350nm的栅极电极用的材料膜(例如多晶硅、非晶硅 等)之后，进行构图处理，形成栅极材料膜9、栅极材料膜52。之后，通过周知的技术，形成 低耐压晶体管用的LDD区域53、54(参照图3(b))。这时，栅极材料膜9以横跨漂移区域7 的一部分、以及漂移区域8的一部分、以及两漂移区域的隔离部的方式，进行构图。接着，通过周知的技术，分别在栅极材料膜9的侧壁形成侧壁绝缘膜11，在栅极材 料膜52的侧壁形成侧壁绝缘膜55 (参照图3 (c))。接着，在将区域Al内的栅极材料膜9的、沟道区域Ch上方的外侧的部分以抗蚀剂 30进行覆盖后的状态下，进行30 60kev，5X IO15 2X IO16(ions/cm2)的磷(P)离子注入 (以下，将该离子注入工序称为“工序Si”)。通过该工序Si，对漂移区域7、8、栅极材料膜9 中没有被覆盖的沟道区域ch上方的部分、以及LDD区域53、54，注入与漂移区域7、8或LDD 区域53、54的形成时相比高浓度的杂质离子(参照图4(a))。接着，在800 900°C左右的温度下，进行10 20分左右的利用热扩散炉的退火 处理，或在900 1050°C左右的温度下，进行10 60秒左右的高速退火处理，进行杂质的 活性化。由此，在漏极侧漂移区域7内形成漏极区域12，在源极侧漂移区域8内形成源极区 域13，此外，在LDD区域53、54中分别形成漏极区域56、源极区域57。此外，注入到栅极材料 膜9、52的杂质离子也活性化，分别变化为被掺杂为N型的栅极电极20、60(参照图4(b))。在这里，如图4(a)所示，在工序Sl的执行时，栅极材料膜9仅有在沟道区域ch的上方露出，在其外侧的漂移区域7、8的上方位置中被抗蚀剂30覆盖。即，栅极材料膜9仅 在沟道区域ch的上方被杂质离子直接注入，在其外侧的漂移区域7、8的上方位置没有被离 子注入。因此，与没有被覆盖的沟道区域ch上方相比，在位于其外侧的被覆盖的区域中，退 火处理后的杂质浓度较大地降低。
结果，栅极电极20成为如下结构，即具有位于沟道区域Ch的上方、杂质浓度高的 部分电极20a，和位于其外侧、杂质浓度低的部分电极20b。而且，该部分电极20b随着朝向 形成有漏极区域12和源极区域13 —侧的端部，从直接被离子注入的地方起的距离变远，所 以杂质浓度降低。即，在上述被覆盖的区域中(在本实施例中，在两侧是0.2 0.6μπι左 右)，成为具有朝向栅极电极端部而杂质浓度下降的浓度梯度的结构。之后，通过CVD法等形成层间绝缘膜23，通过公知的技术形成接触插塞24、布线层 25(参照图4(c))。由此，形成图1的结构。在这样形成的半导体装置的高耐压MOS晶体管中，栅极电极20侧的漏极侧(以及 源极侧)端部的杂质浓度，与沟道区域ch上方相比下降，因此向该端部的高电场的集中被 缓和，能够抑制泄漏电流。而且，如上述那样，本发明的半导体装置在用于形成漏极区域和源极区域的离子 注入时(工序Si)，仅预先进行如下措施，即将栅极电极的材料膜的一部分以抗蚀剂进行覆 盖，就能获得上述效果。即，能够在利用已有的工序同时，并且不会招致大幅的工序增加，能 够实现泄漏电流的抑制和元件尺寸的缩小化的并存。再有，以栅极电极20的端部位置的杂质浓度与沟道区域ch上方的部分电极相比 成为0. 1倍以下的方式，设定工序Sl中的抗蚀剂30的掩模宽度，由此能够进一步提高向栅 极电极20的端部的电场集中的缓和作用。此外，在上述实施例中，作为工序Sl的掩模使用抗蚀剂30，但将氧化膜作为掩模 进行与工序Sl对应的离子注入处理也可。以下，参照图5和图6对该情况下的工序简单地 进行说明。到图3(a)为止的工序与上述实施例相同。之后，在整个面以150 350nm左右堆 积成为栅极电极的材料的材料膜(多晶硅膜等)，以及以50 150nm左右堆积CVD氧化膜， 进行构图处理。由此，在区域Al内，形成栅极材料膜9及其上层的CVD氧化膜32，在区域 A2内，形成栅极材料膜52及其上层的CVD氧化膜62，之后，通过周知的技术形成LDD区域 53、54(参照图 5(a))。接着，通过周知的技术，在栅极材料膜9和CVD氧化膜32的层叠部的侧壁形成侧 壁绝缘膜11，在栅极材料膜52和CVD氧化膜62的层叠部的侧壁形成侧壁绝缘膜55 (参照 图 5(b))。接着，在将CVD氧化膜32中的、沟道区域ch上方的外侧的部分以抗蚀剂35进行 覆盖后的状态下，蚀刻除去CVD氧化膜32和CVD氧化膜62。由此，区域Al内的沟道区域 ch的上方区域34开口，在该区域中露出栅极材料膜9的上表面(参照图5(c))。然后，除去抗蚀剂35，与图4(a)表示的工序Sl同样地进行离子注入(参照图 6(a))。这时，在图5(c)中，在沟道区域ch上方的外侧，CVD氧化膜32不被除去而残留，因 此该氧化膜成为掩模，杂质离子不直接注入该区域。即，与图4(a)相比，不同的仅是掩模为 抗蚀剂30还是为CVD氧化膜32，其效果相同。再有，在代替抗蚀剂30而使用CVD氧化膜32的情况下，不需要使决定在栅极材料膜9中不注入杂质离子的区域的抗蚀剂35的图案微细，有能够缓和与栅极材料膜9的位置 对准(边缘侧)精度的优点。之后，进行与图4(b)所示的工序同样的退火处理。由此，栅极材料膜9变化为越向端部杂质浓度越低的栅极电极20。此外，栅极材料膜52变化为栅极电极60。以后与上 述的实施例相同。[其它的实施方式]<1>在上述实施方式中，以在衬底上具有N沟道型高耐压MOS晶体管和N沟道型低 耐压MOS晶体管的情况为例进行了说明，但仅使注入的杂质离子的导电型不同，也能够实 现P沟道型的情况。进而，对其进行应用，也能够实现混合搭载P沟道型和N沟道型的半导 体装置。图7表示在P沟道型和N沟道型这两方中，具备高耐压MOS晶体管和低耐压MOS 晶体管的情况下的结构。在区域A1、A2、A3、A4中，分别形成有高耐压N型、低耐压N型、高 耐压P型、低耐压P型的MOS晶体管。在图7中，例示有P型MOS晶体管(高耐压、低耐压) 被N型MOS晶体管(高耐压、低耐压)夹着而构成的情况。在图7中，构成高耐压P沟道型MOS晶体管的栅极电极21在沟道区域上方位置 (21a)、和位于其外侧的漂移区域上方的端部位置(21b)中杂质浓度不同，21a与21b相比构 成为高浓度。在图7中，关于其他的方面，仅是导电型不同，省略其说明。再有，在附图中，10a、50a表示N阱，7a、8a、53a、54a表示P型的低浓度杂质扩散区 域，12aU3a.56a.57a表示P型的高浓度杂质扩散区域。<2>在上述实施方式中，作为高耐压MOS晶体管，是具备低浓度的漂移区域和高浓 度的漏极(源极)区域的结构，但对应于耐压等其它要求的电气特性，适宜地省略漂移区域 也可。在该情况下，栅极电极成为如下结构，即，位于沟道区域上方的部分、和该部分的位于 漏极区域和源极区域侧(外侧)的部分(即，漏极区域的一部分上方、和源极区域的一部分 上方)的杂质浓度不同，后者与前者相比杂质浓度低。在该情况下，漏极区域和源极区域对 应于第一和第二杂质扩散区域。再有，为了实现这样的结构，从在上述实施方式中说明了的工序中省略形成漂移区域的工序即可。<3>上述制法不过是一个实施例，只要能够实现栅极电极的杂质浓度在端部位置比沟道区域上方位置成为低浓度的结构的话，利用其他方法也可。
权利要求
一种半导体装置，其特征在于，具有第一导电型的阱，在衬底上形成；与所述第一导电型不同的第二导电型的第一和第二杂质扩散区域，在所述阱上隔着沟道区域形成；以及栅极电极，跨越所述第一杂质扩散区域的一部分上方、所述沟道区域的上方、以及所述第二杂质扩散区域的一部分上方，隔着栅极氧化膜而形成，在所述栅极电极中，所述栅极电极被掺杂为所述第二导电型，位于所述第一和第二杂质扩散区域的上方的电极端部的杂质浓度，与位于所述沟道区域的上方的部分的杂质浓度相比是低浓度。
2.根据权利要求1所述的半导体装置，其特征在于，在所述栅极电极中，从位于所述沟 道区域的上方的部分起，朝向位于所述第一和第二杂质扩散区域的上方的电极端部，显现 杂质浓度变为低浓度的浓度梯度。
3.根据权利要求2所述的半导体装置，其特征在于，在所述栅极电极中，从位于所述沟 道区域的上方的部分起，朝向位于所述第一和第二杂质扩散区域的上方的电极端部，跨越 0. 2 0. 6 y m的长度而具有所述浓度梯度。
4.根据权利要求1 3的任一项所述的半导体装置，其特征在于，在所述栅极电极中， 位于所述第一和第二杂质扩散区域的上方的电极端部的杂质浓度，是位于所述沟道区域的 上方的部分的杂质浓度的0. 1倍以下。
5.根据权利要求1 3的任一项所述的半导体装置，其特征在于，所述第一杂质扩散区域具有所述第二导电型的源极侧漂移区域；和所述第二导电型 的源极区域，在所述源极侧漂移区域上形成，与该源极侧漂移区域相比是高浓度，所述第二杂质扩散区域具有所述第二导电型的漏极侧漂移区域；和所述第二导电型 的漏极区域，在所述漏极侧漂移区域上形成，与该漏极侧漂移区域相比是高浓度，所述栅极电极，在被所述源极区域和所述漏极区域夹着的区域的上方中，至少重叠所 述源极侧漂移区域的一部分和所述漏极侧偏移区域的一部分而形成。
6.一种半导体装置的制造方法，是权利要求1所述的半导体装置的制造方法，其特征 在于，具有形成所述阱的工序；在所述阱上，形成所述栅极氧化膜、以及在所述栅极氧化膜的上层形成栅极材料膜的 工序；以及第一离子注入工序，在上述工序之后，从所述栅极材料膜的外缘起，跨越规定的宽度在 所述栅极材料膜的上方施加掩模，在至少使位于被所述掩模夹着的区域中的所述栅极材料 膜的一部分、和所述外缘的外侧的所述阱表面露出的状态下，通过进行所述第二导电型的 杂质离子的注入和退火，从而使所述栅极材料膜变化为所述栅极电极，并且在所述阱上形 成所述第一和第二杂质扩散区域。
7.根据权利要求6所述的半导体装置的制造方法，其特征在于，具有第二离子注入 工序，在形成所述阱之后，将比所述第一离子注入工序低浓度的所述第二导电型的杂质离 子注入到所述阱上的隔离的规定区域，由此将源极侧漂移区域和漏极侧漂移区域隔离而形成，在所述第二离子注入工序结束后，以位于所述源极侧漂移区域、所述漏极侧漂移区域、 以及作为被两漂移区域夹着的所述阱区域的所述沟道区域的上方的方式，形成所述栅极氧 化膜和所述栅极材料膜，在所述第一离子注入工序中，在使所述源极侧漂移区域的一部分和所述漏极侧漂移区 域的一部分露出的状态下，通过对比所述第二离子注入工序高浓度的所述第二导电型的杂 质离子进行注入，从而在所述源极侧漂移区域内形成源极区域，在所述漏极侧漂移区域内 形成漏极区域，形成包含所述源极区域和所述源极侧漂移区域的所述第一杂质扩散区域、 以及包含所述漏极区域和所述漏极侧漂移区域的所述第二杂质扩散区域。
全文摘要
本发明涉及半导体装置及其制造方法，实现一种高耐压MOS晶体管，该晶体管在能够实现泄漏电流的降低的同时，与现有技术相比进一步使元件尺寸缩小。在P型阱(10)上，隔着沟道区域(ch)，形成有包含漏极区域(12)和漏极侧漂移区域(7)的N型的第一杂质扩散区域、以及包含源极区域(12)和源极侧漂移区域(8)的N型的第二杂质扩散区域。此外，跨越上述第一杂质扩散区域的一部分上方、上述沟道区域的上方、以及上述第二杂质扩散区域的一部分上方，隔着栅极氧化膜(6)而形成有栅极电极(20)。在栅极电极(20)中，其被掺杂为N型，位于第一和第二杂质扩散区域的上方的部分的电极(20b)的杂质浓度，与位于上述沟道区域的上方的部分的电极(20a)的杂质浓度相比是低浓度。
文档编号H01L29/43GK101840932SQ20101013578
公开日2010年9月22日 申请日期2010年3月12日 优先权日2009年3月12日
发明者疋田智之 申请人:夏普株式会社