专利名称：一种半导体及其制造方法
技术领域：
本发明是有关于一种半导体，且特别是有关于功率金属-氧化层-半导体晶体管、 其制造方法及使用方法。
背景技术：
侧向式双重扩散的金属-氧化层-半导体(LDMOS)场效晶体管(MOSFET)是一种被制造成具有共面的漏极与源极区的M0SFET。具有P通道的LDMOS装置可被称为LDPMOS 装置。这些装置通常被使用于高电压应用，且当设计这种LDPMOS装置时，很重要的是让此装置具有很高的崩溃电压(BVD)，同时在操作期间也显现出低特定导通电阻(R。nsp)。通过设计具有低R。nsp与高BVD的LDPMO S装置，可在高电压应用中达到低功率损失。此外，当晶体管在饱和状态时，低R。nsp可促进高漏极电流(Idsat)。当设计这种LDPMOS装置时会遇到的一个问题是，倾向于将BVD最大化的那些方法也倾向于对R。nspA有负面影响，反之亦然。换言之，一种折衷方案(例如，逆关系)是典型地呈现在BVD与R。nsp的最佳化之间。因此，在现有技术中存在有可提供在大BVD与小R。nsp之间的有效折衷的侧向式功率MOSFET配置的需求。
发明内容
本发明通过提供一种半导体结构来满足此需求，此半导体结构在崩溃电压(BVD) 与特定导通电阻(R。nsp)之间显现出有效的折衷。于此依据一实施例所揭露的本发明包含一第一导电型的一衬底，而一外延层形成于衬底上方。一第二导电型的一第一阱区可能形成于外延层中，第二导电型的一第二阱区是类似地形成于外延层中，并与第一阱区隔开。第一导电型的一第三阱区可能形成于第一阱区与第二阱区之间。第一导电型的一场区可能形成于第三阱区的一表面，并与第一和第二阱区隔开，场区具有形成于其一表面上并延伸进入场区的一第一导电型态的漏极区。本发明的另一实施例更包含第二导电型的一埋入区，其形成于外延层中并延伸进入衬底。依据本实施例，第一阱区从外延层的一表面延伸至埋入区的一上部范围(例如表面)，第一阱区覆盖于埋入区的一部分上并侧向延伸超过埋入区(例如通过埋入区的右范围)。本实施例的第二阱区也从外延层的表面延伸至埋入区上部范围，覆盖埋入区的一部分，并侧向延伸超过埋入区(例如通过埋入区的左范围)。场区与埋入区隔开。虽然为了利用功能说明在表述上的流畅性而已经或即将说明本发明的设备与方法，但是可以很清楚理解到以下的权利要求，除非特别表示，否则不应被解释成受限于「手段」或「步骤」限定的组成，但将取决于由以下权利要求在等同定义的意思与等效设计的完整范畴。在此说明或参考的任何特征或其组合包含在本发明的范畴之内，只要从上下文、 说明书及熟习本项技术的人可清楚理解包含在任何这种组合的这些特征并不会有不一致的现象即可。此外，所说明或参考的任何特征或其组合，可能特别排除在本发明的任何实施例以外。为了总结本发明的目的，以下将说明并提及本发明的某些实施例、优点与崭新的特征。当然，我们应理解到在本发明的任何特定实施例，并不需要将所有这些实施例、优点或特征予以具体化。本发明的额外优点及实施例将从以下的详细说明及权利要求而得以更显清楚。 为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并结合附图，作详细说明如下
图1是现有技术的侧向式双重扩散的P通道金属-氧化层-半导体(LDPMOS)结构的第一示例剖面图；图2是现有技术的LDPMOS结构的第二示例剖面图；图3是依据本发明所制造的LDPMOS结构剖面图；图4是显示依据本发明的LDPMOS结构的制造方法的实施例流程图；图5A是显示在注入N型隐埋层于P型衬底之后，在早期阶段用以制造一批半导体结构的剖面图5B是显示沉积P型外延层在图5A的结构上方的结果的剖面图； 图5C是描绘在图5B的结构中形成N与P阱的效应的剖面图； 图5D是显示在图5C的结构的一部分形成P场域的结果的剖面图； 图5E是具有氮化硅层图案表面的第5D图的结构剖面图； 图5F是在形成场氧化层(FOX)区于其表面上以后5D的结构剖面图； 图5G是显示在图5F的结构上形成高电压栅极结构的结果剖面图； 图5H是证明在图5G的结构上执行P与N型注入的结果的剖面图；以及图51是显示被应用至图5H的结构的金属层、通道及保护层的剖面图。主要组件符号说明
100 =P型衬底 105 =N型隐埋层(NBL) 110 :P型外延层 115 :N 型阱(N-well) 120 :N 型阱(N-well) 125 第一 P阱 140 漏极(Drain)
145场氧化层(FOX)
146场氧化层(FOX)
147场氧化层(FOX) 155 =P 型阱(P-well)
160:N+/N-区
161:P+/P"区
162源极
165 中间介电层(ILD)
6
205N型隐埋层(NBL)
215第一 N阱
220第二 N阱
225第一 P阱
230P场域
240漏极
246场氧化层(FOX)
245场氧化层(FOX)
247场氧化层(FOX)
255P 型阱(P-well)
260N+/N-区
261P+/P-区
262源极
265中间介电层(ILD)
305N型隐埋层(NBL)
315第一 N阱
320第一 N阱
325第一 P阱
330氮化硅
335P场域
340漏极/漏极区
345第一 FOX区
346第二 FOX区
347第三FOX区
350栅极电极
351薄区域
355第二 P阱
360N+/N-区
361P+/P-区
362源极/源极区
365层间介电层
370、380 通道
375第一金属层
385第二金属层
390保护层
400-455 步骤
具体实施例方式
现在，本发明的实施例将被说明并显示在附图中，其实例应被解释成配合某些实施例调整，而在关于每个实例的其它实施例中并非是如此。在某些实施例中，在附图中与说明书中所使用的类似或相同的附图标记表示相同、类似或相似的组件及/或组件，而依据其它实施例的相同的用法应不是如此。依据某些实施例，方向用语(例如，上、下、左、右、上升、下降、在上方、在上面、在下方、在下面、在后面与在前面)的使用应按照字面解释，而于其它实施例的相同用法应不是如此。本发明可能配合传统上所使用的各种集成电路制造及其它技术来实现，而为了需要提供对本发明的理解，于此只有包含通常被实现的如此多的工艺步骤。本发明一般具有在半导体装置与工艺领域的适用性。然而，为了说明的目的，下述说明是关于侧向式双重扩散场效应管(MOSFET)及其相关的使用方法及制造方法。尤其，请参见附图，图1与2是现有技术的侧向式双重扩散P通道金属-氧化层-半导体(LDPMOS)场效晶体管的剖面图。在图1获得一种相当良好的崩溃电压(BVD)， 所牺牲的是无法接受的大型特定导通电阻(R。nsp)。另一方面，当如图2那样改良R。ns时，倾向于牺牲较小的BVD。依据本发明实施例的图3的装置包含P型衬底100，在其中形成N型隐埋层 (NBL) 3050 P型外延层110覆盖在衬底100与NBL 305上面，外延层110具有形成于其中的第一与第二 N阱315与320。第一 P阱325配置于第一与第二 N阱315与320之间，而第二 P阱355配置成邻近第二 N阱320并背对第一 P阱325。第一、第二与第三场氧化层(FOX) 区345、346与347覆盖在两个N阱315与320与两个P阱325与355上面，第一与第二 FOX 区345与346互相分离，而第一与第三FOX区345与347也是如此。P场域335形成于第一 P阱325中，P场域3；35与第一 N阱315、NBL 305及第二 N阱320隔开。P+/P-漏极区；340 形成于在第一与第二 FOX区345与346之间的P场域335的表面中。包含邻接P+/P-区 361的N+/N-区360的源极区362形成于第二 N阱320中。高电压栅极端子365覆盖在第一 FO X区345的一部分与第二 N阱320的一部分上面。层间介电层365覆盖在除了漏极与源极区以外所产生的结构的所有部分上面。刚刚说明的典型实施例的结构显现出特定导通电阻(R。nsp)范围是从大约50到 150 Ω-mm2，譬如95 Ω-mm2，而维持崩溃电压(BVD)大约是25到45V，譬如35V。如此，本发明可能注意到提供在BVD与R。nsp之间的有效的折衷方案。图3实施例的特征可与图1的现有技术的LDPMOS装置对比。那个显示现有技术的装置虽然包含类似和/或相似于在以上图3所提及的LDPMOS结构中的特征，但并不包含 P场域。如上所述，虽然所知道的图1的现有技术装置显现出相当良好的崩溃电压(BVD)性能，但其显现出无法接受的巨大的特定导通电阻值，R。nsp。举例而言，具有大约35V的BVD的这种典型的装置显现出大约160m Ω-mm2的Ronsp。关于改善图1的现有技术的装置R。nsp特性的尝试，图2的结构形成类似于图1的结构，而具有大部分对应的组件，除了以下特征以外P场域230形成于第一 P阱225中，第一 P阱225对应于图1的第一 P阱125，而P场域230从第一 N阱215延伸至第二 N阱220。 在某种程度上，添加P场域230至图1的结构改善了装置的R。nsp，可在牺牲较小的B VD的情况下获得改良。也即，虽然R。ns可能相对于图1的现有技术装置而获得从大约160至大约80m Ω -mm2的改善，但是BVD可从大约35V减少至大约27V。返回图3，我们可注意到，包围漏极区340并与NBL 305、第一 N阱315及第二 N阱 320隔开的P场域335，至少由于这种结构而能使本发明区别于上述图1与2所提及的现有技术的例子的任一者。熟习本项技术的人将理解到，N与P型材料、注入、沉积等等各种参照可分别被P与 N型参照所置换。也即，N与P型参照可能被替换遍及此揭露内容，其接着可说明LDNM0S， 而非LDPMOS结构。举例而言，关于至少此种理由的LDPMOS结构的说明并非意意欲限制本发明的范围。图4是总结包含可能被执行以制造例如显示于图3以及图5A-5H的LDPMOS结构的制造步骤的方法的实施例流程图。除了依据本发明所制造的LDPMOS结构以外，前述的
了现有的NMOS晶体管、NPN双载子结晶体管(BJT)以及两种现有技术的LDPMOS晶体管，后者已经在图1与2中被提及。所有的前述结构可能利用已知的biCM0S_DM0S(B⑶) 工艺来制造。因此，图5A-5I显示出本发明可轻易地在已知B⑶方法的范围内被实现。请参考图3、4与5A-5I，所显示的方法包含在步骤400提供P型衬底100，然后在步骤405形成NBL 305(图3与5A)于其中。举例而言，可能使用掩模而于衬底100上形成被刻以图案的光刻胶层，此光刻胶层暴露出待注入的区域。然后可将N型掺质(例如，砷或磷)的原子注入到衬底100的露出部分，其中注入浓度大约是IO13至IO15原子/cm2，譬如 5X IOw原子/cm2。然后，可将光刻胶移除，并可执行注入程序以将N型原子注入至大约2至 4微米期望深度，譬如3微米。注入程序可包含施加高温(例如，从大约1100至大约1300， 譬如摄氏1200度)持续一段延伸时间(例如，大约2至大约10小时，譬如6小时)。接着， 在步骤410可将P型外延层110(图3与5B)沉积于图5A的结构上。依据典型实施例，外延层110具有厚度范围是从3. 5到大约5. 5微米，譬如4. 5微米。在步骤415可能使用譬如光刻方法(类似于那些已经说明及/或熟知的方法)， 来将第一与第二 N阱315与320 (图3与5C)形成于外延层110中，以利用N型材料的原子注入N阱315与320，其中注入浓度大约IO12至1013，譬如9 X IO12原子/cm2。依据一个实施例，第一 N阱315具有的宽度大约是从1. 5到大约3. 5，譬如2. 5微米，并局部地延伸遍及(例如，接触)NBL 305的一第一部分(例如，端缘)。第二 N阱320可具有的宽度大约从 4至大约6微米，譬如5微米，并局部地延伸遍及(例如，接触)NBL305的另一部分(例如， 对向部分或端部)。于步骤420，第一与第二 P阱325与355因此可形成于外延层110中， 第一 P阱325形成于第一与第二 N阱315与320之间，第二 P阱355形成邻近于背对第一 P阱325的第二 N阱320。第一与第二 P阱325与355的形成可包含对着对应于它们的印迹(例如，在N阱315与320间的空间与邻近第二 N阱320的空间)的区域进行图案化/ 注入，所采用的是P型材料(例如，硼)的原子，浓度大约从IO12到1013，譬如8 X IO12原子 /cm2。在步骤425可执行适当的注入程序以注入N与P阱315、320、325及355到达大约与 NBL 305的上部范围相同的深度，其大约是从2到4微米，譬如3微米。在步骤430，P场域335(图3与5D)可形成于P阱325中，所采取的是通过对P 阱325的表面的一部分刻以图案并注入P型材料的原子，注入浓度大约从IO12到1013，譬如 IXlO13原子/cm2。在所显示的实施例中，一旦形成后，P场域335的对向侧(例如，第一与第二范围)就可能分别与第二 N阱320与第一 N阱315分离(亦即，通过P阱325的对应的部分)大约0. 3至1. 2微米，譬如0. 7微米。然后注入程序可注入P场域335至一个深度，大约从0. 2至0. 6微米，譬如0. 4微米，其对应于P场域335与NBL 305的分离距离，其距离大约从3. 4到3. 6，譬如3. 2微米。
接着，在步骤435可将场氧化层(FOX)区345、346与347 (图3与5F)形成于图5D 的结构上。使用LOCOS工艺，先将氮化硅成长遍及图5D的结构(例如，于其表面上)然后将氮化硅刻以图案并蚀刻以暴露347区345区346区(图3与5E)。接着进炉管长出FOX 347区345区346区后再将氮化硅去除(图3与5E)。第一 FOX区345的一部分可包含一薄区域351 (图3)，其覆盖于第二 N阱320的一部分上。在步骤440可形成栅极电极350 (图3与5G)以使FOX 345的一部分(包含薄区域351)覆盖在源极362的一部分、第二 N阱320的一部分以及第一 P阱325的一部分上面。 可能包含譬如多晶硅材料的栅极电极350可通过以下方式而形成沉积多晶硅遍及图5F的结构，然后执行图案化及蚀刻以形成栅极电极350，如刚刚所说明的。在步骤445，N+/N-区360可能通过以下方式而形成注入N型原子至在第一与第三FOX区345与347之间的空间的一部分的表面(例如，并与第三FOX区347接触)。N+/ N-区360的第一部分可能被轻微掺入杂质(N-)，而第二部分被掺入杂质到较高浓度的N型原子(N+)。举例而言，(N-)部分可能被掺入杂质至一个浓度，其大约从IO13到IOw原子/ cm2，譬如3 X IO13原子/cm2，而(N+)部分可能被掺入杂质至一个浓度，其大约是从IO15到 IO16原子/cm2，譬如3X IO15原子/cm2于步骤450，PLDD 340可能通过以下方式而形成注入P型材料的原子在第一与第二 FOX区345与346之间(例如，并同时接触)，如图3与5H 所示。同时，可将P型材料原子注入至源极362的P+/P-区361。漏极340与P+/P-区361 的部分可能轻微被掺入杂质(P-)，而漏极340与P+/P-区361的其它部分可能被注入较高浓度(P+)的P型材料的原子。关于一个例子，(P-)区可能被掺入杂质至一个浓度，其大约是从IO12到IO13原子/cm2，譬如7 X IO12原子/cm2，而(P+)区可能被掺入杂质至一个浓度， 其大约是从IO15到IO16原子/cm2，譬如3X IO15原子/cm2。在步骤455，对形成于先前步骤中的结构的应用所依存的连接可通过现有方法来形成。举例而言，数个通道370与380(第51图)可提供在组件之间的连接，这些组件例如是漏极D (亦即，在图5H的340以及第一与第二金属层375与385。保护层390可能被涂敷以覆盖在所产生的结构上面。综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种改变与润饰。因此，本发明的保护范围应当以所附权利要求界定的范围为准。
权利要求
1.一种半导体结构，包含 一第一导电型的一衬底； 一外延层，形成于该衬底上方；一第二导电型的一第一阱区，形成于该外延层中； 该第二导电型的一第二阱区，形成于该外延层中并与该第一阱区隔开； 该第一导电型的一第三阱区，形成于该第一阱区与该第二阱区之间； 该第一导电型的一场区，形成于该第三阱区的一表面中，并与该第一阱区及该第二阱区隔开；以及该第一导电型的一漏极区，形成于该场区的一表面中并延伸进入该场区。
2.如权利要求1所述的半导体结构，其中该第一导电型是P型；且该第二导电型是N型。
3.如权利要求1所述的半导体结构，其中该第一导电型是N型；且该第二导电型是P型。
4.如权利要求1所述的半导体结构，还包含该第二导电型的一埋入区，形成于该外延层中并延伸进入该衬底，其中该第一阱区从该外延层的一表面延伸至该埋入区的一上部范围，该第一阱区覆盖于该埋入区的一部分上并侧向延伸超过该埋入区；该第二阱区从该外延层的该表面延伸至该埋入区的该上部范围，该第二阱区覆盖于该埋入区的一部分上并超过该埋入区；且该场区与该埋入区隔开。
5.如权利要求4所述的半导体结构，还包含一第一绝缘区，覆盖于该第二阱区的一部分、该第三阱区的一部分、以及该场区的一部分上；以及一栅极电极，形成于在该第二阱区的该部分上方的该第一绝缘区上，并延伸遍及该第三阱区的一部分。
6.如权利要求5所述的半导体结构，还包含一源极区，形成于该第二阱区的一表面中并延伸进入该第二阱区。
7.如权利要求6所述的半导体结构，其中该源极区包含 该第二导电型的一第一部分；以及该第一导电型的一第二部分，该第二部分邻接该第一部分。
8.如权利要求5所述的半导体结构，还包含一第二绝缘区，覆盖于并延伸进入该第一阱区，该第三阱区的一部分与该场区的一部分，该第二绝缘区延伸至该漏极区；该第一导电型的一第四阱区，其与背对该第三阱区的该第二阱区邻接；以及一第三绝缘区，覆盖于并延伸进入该第四阱区与该第二阱区的一部分，该第三绝缘区亦延伸至该源极区。
9.如权利要求8所述的半导体结构，其中该些绝缘区包含场氧化层。
10.一种方法，包含以下步骤形成一隐埋层于一第一导电型的一衬底； 沉积该第一导电型的一外延层于该衬底及该隐埋层之上； 形成一第二导电型的第一与第二阱于该外延层中； 形成该第一导电型的一第三阱在该第一与第二阱之间；形成该第一导电型的一场区于该第三阱中，该场区与该第一与第二阱及该隐埋层隔开；以及形成该第一导电型的一漏极区于该场区中。
11.如权利要求10所述的方法，其中 该第一导电型是P型；该第二导电型是N型；且该场区的形成是在注入该第一、第二及第三阱之后。
12.如权利要求10所述的方法，其中 该第一导电型是N型；该第二导电型是P型；且该场区的形成是在注入该第一、第二及第三阱之后。
13.如权利要求10所述的方法，其中该隐埋层是由具有第二导电型的材料所形成；形成该第一及该第二阱包括掺杂第二导电型的原子于该外延层的一表面；以及形成该第三阱包括掺杂第一导电型的原子于该外延层的该表面。
14.如权利要求13所述的方法，其中形成该第一、该第二及该第三阱还包括趋入该些阱至与该隐埋层之一上范围同样的深度。
15.如权利要求10所述的方法，还包括形成一第一绝缘层覆盖于部分该第二阱、部分该第三阱及部分该场区；以及形成一第二绝缘层覆盖于部分该第一阱、部分该第三阱及部分该场区、该第一绝缘层与该第二绝缘层分离； 沉积一氧化层；以及图案化及蚀刻该氧化层。
16.如权利要求15所述的方法，其中形成该第一及该第二绝缘层包括 沉积一氧化层；及图案化及蚀刻该氧化层。
17.如权利要求15所述的方法，其中形成该第一及该第二绝缘层包括部分氧化的硅。
18.如权利要求10所述的方法，还包括形成具有第一导电型的一轻掺杂漏极区于该场区的第一及第二绝缘层之间的空间；及形成一源极区于该第二阱的一表面。
19.如权利要求15所述的方法，其中形成该源极区包括 形成具有该第二导电型的一第一区；以及形成具有该第一导电型的一第二区。
20.一种半导体结构，依据如权利要求10的该方法所制造出。
21. 一种半导体结构，包含一第一导电型的一衬底；一外延层，形成于该衬底上方；一第二导电型的一第一阱区，形成于该外延层中该第二导电型的一第二阱区，形成于该外延层中并与该第一阱区隔开；以及该第一导电型的一第三阱区，形成于该第一阱区与该第二阱区之间。
全文摘要
一种具有提高崩溃电压及特定导通电阻的侧向式双重扩散的金属-氧化层-半导体。设置于结构内并环绕轻掺杂区的P场域提高崩溃电压并维持在特定的低导通电阻。
文档编号H01L21/336GK102315263SQ201010222449
公开日2012年1月11日 申请日期2010年7月5日 优先权日2010年7月5日
发明者连士进, 锺淼钧, 黄胤富 申请人:旺宏电子股份有限公司