专利名称：相变存储器底部电极的制作方法
技术领域：
本发明涉及半导体技术领域，更为具体的，本发明涉及一种适用于相变存储器的底部电极的制作方法。
背景技术：
相变存储器(Phase Change Random Access Memory, PCRAM)技术是基于 S. R. Ovshinsky在20世纪60年代末提出相变薄膜可以应用于相变存储介质的构想建立起来的。作为一种新兴的非易失性存储技术，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性，已成为目前不挥发存储技术研究的焦点。在相变存储器中，可以通过对记录了数据的相变层进行热处理，来改变存储器的值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“ 1 ”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。目前PCRAM研究的目标在于实现相变存储器操作时的低操作电流和低功耗。 PCRAM实现信息的写入和擦除的方式是利用焦耳热使微小区域的相变材料发生相变，相变区域的尺寸越小，发生相变所需的功耗就越低。当器件单元的尺寸越小甚至达到三维纳米尺度，PCRAM的优越性将越充分地体现。尤其在32nm工艺节点以下，相变存储器被认为是最有潜力的新型非易失性存储器。专利号为ZL03154684. 6的中国专利，公开了一种相变存储器及其制作方法，图1 示出了所述相变存储器的基本结构，包括底部电极10、顶部电极20、以及底部电极10与顶部电极20之间的相变层30。其中相变层30的晶态转变过程需要较高的温度，一般使用底部电极10对相变层30进行加热，而顶部电极20仅起到互连作用。底部电极10对相变层 30的加热效果好坏将直接影响相变存储器的读写速率。为了获得良好的加热效果，相变存储器一般采用大驱动电流，因此其写操作电流要达到ImA左右，然而驱动电流并不能无限制地上升，大驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化困难。还有一种提高加热效果的方法是，缩小底部电极与相变层构成欧姆接触的接触面积，提高接触电阻。然而现有工艺中，底部电极的形成过程主要是先在介电层中形成接触孔，然后再填充金属，但所述形成接触孔的顶部宽度总是大于底部宽度，因此所形成的底部电极呈倒喇叭状，难以进一步缩小底部电极与相变层的接触面积。因此，需要提供一种新型相变存储器的底部相变存储器底部电极的制作方法，减小底部电极与相变层的接触面积
发明内容
本发明解决的问题是提供了一种相变存储器底部电极的制作方法，减小底部电极与相变层的接触面积，从而降低存储器操作功耗。本发明提供的相变存储器底部电极的制作方法，基本步骤包括提供半导体衬底，所述半导体衬底上形成有第一介电层，所述第一介电层中形成有导电插塞；去除部分导电插塞，形成第一凹槽；至少在所述第一凹槽的内壁形成第一掩模层，构成第二凹槽；在所述第二凹槽内形成第二掩模层；以第二掩模层为掩模依次刻蚀第一掩模层以及部分导电插塞形成插塞尖端；去除所述第一掩模层以及第二掩模层。其中，所述半导体衬底包含有与相变存储器对应的选通管，所述导电插塞的底部连接所述选通管。可选的，所述导电插塞采用钽、氮化钽或钨。所述第一介电层采用氧化硅、氮化硅或氮氧化硅。可选的，所述第一掩模层的厚度小于第一凹槽槽径的1/2。所述第一掩模层采用氧化硅、氮化硅或氮氧化硅，但与第一介电层材质相异。所述第一掩模层采用等离子增强气相沉积、原子层沉积或炉管沉积工艺。可选的，所述第二掩模层采用无定形碳。可选的，去除所述第一掩模层，采用选择性湿法工艺。去除所述第二掩模层，采用氧气低温氧化工艺。作为一个可选方案，在去除第一掩模层以及第二掩模层后还包括回填第一介电层，并平坦化所述第一介电层表面，直至露出插塞尖端。作为另一个可选方案，所述去除第一掩模层以及第二掩模层包括回填第一介电层，并平坦化所述第一介电层表面，去除第一掩模层以及第二掩模层，直至露出插塞尖端。与现有技术相比，本发明具有以下优点采用自对准技术形成小于光刻工艺最小线宽的底部电极，使得所述底部电极与相变层的接触面积大幅缩小，在提高加热效果的同时有效降低器件功耗；所述底部电极与半导体衬底接触的一端仍可具备较大的接触面积， 避免了制作过程中底部电极从半导体衬底的表面脱落的现象出现。
图1是现有的相变存储器的剖面结构图；图2是本发明相变存储器底部电极制作方法的流程示意图；图3至图11示出了采用本发明相变存储器底部电极制作方法形成相变存储器的
第一实施例。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术部分所述，现有技术相变存储器的制作工艺中，底部电极的形成过程主要是先在介电层中形成接触孔，然后再填充金属。但所述形成接触孔的顶部宽度总是大于底部宽度，所形成的底部电极呈倒喇叭状，难以进一步缩小底部电极与相变层的接触面积。特别的，所述接触孔需要由光刻工艺定义出具体图形，光刻工艺的最小线宽限制了所述接触孔面积的缩小。针对上述问题，本发明的发明人提供了一种利用双层掩模结构制作小尺寸掩模， 来刻蚀导电插塞形成插塞尖端，做为底部电极的方法，所述小尺寸的掩模结构，尺寸宽度可调，具有小于光刻工艺最小线宽的面积，这有效减小了底部电极的面积。此外，所述底部电极与半导体衬底接触的一端仍可具备较大的接触面积，可以有效避免制作过程中底部电极从半导体衬底的表面脱落的现象出现。参见图2，示出了本发明相变存储器底部电极制作方法的流程，具体包括执行步骤S101，提供半导体衬底，所述半导体衬底上形成有第一介电层，所述第一介电层中形成有导电插塞；其中，所述半导体衬底包含有与相变存储器对应的选通管，所述导电插塞的底部连接所述选通管。所述第一介电层可以采用常规层间介电材料，例如氧化硅、氮化硅、氮氧化硅等；所述导电插塞用于后续形成底部电极，其材质可以选用常规的电极导电材料，例如钽、氮化钽、钨等导电材料。执行步骤S102，去除部分导电插塞，形成第一凹槽；其中，可以采用等离子刻蚀，去除部分导电插塞，使得导电插塞的顶部低于第一介电层的表面，便在导电插塞的顶部构成了第一凹槽。所述第一凹槽的槽径等于导电插塞的径宽，槽深等于刻蚀导电插塞的深度。执行步骤S103，至少在所述第一凹槽的内壁形成第一掩模层，构成第二凹槽；其中，第一掩模层的厚度应当小于第一凹槽槽径的1/2，这样第一凹槽内壁形成第一掩模层后，剩余的空间构成第二凹槽，且第二凹槽自动对准底部的导电插塞。所述第二凹槽的槽径等于第一凹槽的槽径减去两倍的第一掩模层的厚度。所述第一掩模层可以采用常规的硬掩模材料，但需要与第一介电层相异，以便于后续工艺进行选择性的等离子刻蚀以及去除工艺。通常为了简化工艺，所述第一掩模层可以采用等离子增强化学气相沉积、原子层沉积或炉管沉积工艺，而连续形成于第一凹槽的内壁以及第一介电层的表面。执行步骤S104，在所述第二凹槽内填充形成第二掩模层；其中，所述第二掩模层的材质与第一掩模层、第一介电层相异，可以采用化学气相沉积工艺填充于第二凹槽，并采用平坦化技术去除溢出第二凹槽的部分。所述第二掩模层用于在后续工艺中刻蚀形成插塞尖端作为掩模使用，所述第二掩模层的尺寸也即第二凹槽的尺寸决定了插塞尖端的大小，而根据前述原理，所述第二凹槽的尺寸由第一凹槽的尺寸以及第一掩模层的厚度所决定。执行步骤S105，以第二掩模层为掩模，刻蚀第一掩模层以及部分导电插塞形成插
塞尖端；其中，由于第一掩模层与导电插塞的材质不同，可以进行分步的等离子刻蚀工艺。 首先选用对第一掩模层刻蚀比较大的刻蚀气体，仅对第一掩模层进行刻蚀，去除除第二掩模层底部以外的部分，而暴露出第一介电层的表面以及导电插塞的部分顶部表面。然后选用对导电插塞刻蚀比较大的刻蚀气体，仅对导电插塞进行部分的刻蚀，此时第二掩模层与其底部残留的第一掩模层共同作为掩模，使得刻蚀后的导电插塞形成插塞尖端，而该步骤的刻蚀深度决定了插塞尖端的高度。导电插塞底部未被刻蚀的部分，与半导体衬底仍具有较大的接触面积，可以避免在制作过程中从半导体衬底表面脱落。执行步骤S106，去除所述第一掩模层以及第二掩模层。其中，可以根据第一掩模层以及第二掩模层的材质采用选择性湿法刻蚀去除或者低温氧化去除等方式，暴露出插塞尖端；然后回填第一介电层覆盖所述插塞尖端；最后进行平坦化直至露出插塞尖端的顶部。还可以直接回填所述第一介电层，覆盖导电插塞及其顶部的第一掩模层、第二掩模层；再进行平坦化减薄去除所述第一掩模层、第二掩模层，从而露出插塞尖端的顶部。经过以上步骤便形成了位于第一介电层内的具有尖端的导电插塞，可以作为相变存储器的底部电极，再进行常规的相变存储器制作工艺。所述底部电极具有较小的顶部区域，且可以通过调节第一掩模层的沉积厚度，调节所述顶部区域的尺寸。下面结合制作相变存储器的具体实施例，对本发明相变存储器底部电极的制作方法做进一步说明。参见图3至图11，示出了采用本发明相变存储器底部电极制作方法形成相变存储器的第一实施例的剖面结构示意图。如图3所示，在半导体衬底301上形成第一介电层302，在所述第一介电层中形成导电插塞303。具体的，所述半导体衬底301并不局限于单质硅衬底，还可以包括已形成的其他半导体器件、结构等，在相变存储器中，所述半导体衬底301还包括选通管，所述导电插塞 303即形成于所述选通管上。所述第一介电层302可以是常用的介电材料，例如氧化硅、氮化硅或者是氮氧化硅等；所述导电插塞303可以是金属材料等导电材料，例如钽、氮化钽以及钨等。所述导电插塞303的高度与所述第一介电层302相同，以保证所述导电插塞303与半导体衬底301 接触；在具体实施例中，所述导电插塞303的横截面可以(即沿半导体衬底301平面)呈矩形、圆形或者多边形等。具体的，本实施例中所述导电插塞303的横截面形状为圆形。如图4所示，采用等离子刻蚀工艺去除部分导电插塞，使得导电插塞303的顶部低于第一介电层302的表面，形成第一凹槽401。所述第一凹槽401的槽径等于导电插塞303的径宽，槽深等于导电插塞303被去除部分的深度，本实施例中第一凹槽的深度与导电插塞的径宽尺寸相近。如图5所示，至少在第一凹槽401内壁形成第一掩模层304，构成第二凹槽402。本实施例中，所述第一掩模层304的材质可以选用常规的硬掩模材质，包括氧化硅、氮化硅以及氮氧化硅等，但与第一介电层302的材质相异，以便于后续工艺进行选择性刻蚀。所述的第一掩模层304的厚度应当小于第一凹槽401的槽径的一半，以避免在沉积时填充满第一凹槽401而未留下第二凹槽402的空间。为了精确控制所述第一掩模层304的厚度，可以采用等离子增强化学气相沉积PECVD、原子层沉积ALD或者炉管沉积工艺形成。 而采用上述沉积工艺后，所述第一掩模层304还将形成于第一介电层302的表面。最终所形成的第二凹槽402的槽径等于第一凹槽的槽径减去两倍的第一掩模层304的厚度。本实施例中，所述第一掩模层304的厚度选择为第一凹槽401槽径的1/3，使得最终构成的第二凹槽的槽径等于第一凹槽槽径的1/3。如图6所示，在第二凹槽402内填充形成第二掩模层305。所述第二掩模层305的材质有别于第一介电层、第一掩模层以及导电插塞，而通常由于第二凹槽402的尺寸较小，为了避免在填充时形成空洞，所述第二掩模层305可以选用无定形碳，采用化学气相沉积工艺形成。无定形碳具有良好的粘附性且较为疏松，能够充分填充第二凹槽402。通常还需要进行表面的平坦化工艺，以第一掩模层304作为停止层， 采用化学机械抛光去除溢出第二凹槽402的无定形碳。第二掩模层305的宽度等于第二凹槽402的槽径。如图7所示，第二掩模层305作为掩模，刻蚀所述第一掩模层304，露出第一介电层 302的表面，以及导电插塞303。可以选用对第一掩模层304具有较大选择刻蚀比的刻蚀气体，进行等离子刻蚀工艺。在完成刻蚀后，所述第一掩模层304仅保留位于第二掩模层305底部的部分。如图8所示，以第二掩模层305及其底部残留的第一掩模层304为掩模，对导电插塞303进行刻蚀，形成插塞尖端。可以选用对导电插塞303具有较大选择刻蚀比的刻蚀气体，进行等离子刻蚀工艺。所述刻蚀的深度决定了插塞尖端部分的高度，可以根据具体需求进行选择，通常不大于导电插塞303高度的一半。而插塞尖端的顶部尺寸等于第二掩模层305的径宽。可以看出，由于所述底部电极并非完全刻蚀至半导体衬底，因此所述底部电极与半导体衬底接触的一端仍可具备较大的接触面积。这样一方面避免了因插塞尖端部分过长而产生的电连接可靠性问题，另一方面能够防止底部电极从半导体衬底的表面脱落的现象出现，提高了制作工艺的良率。如图9所示，去除所述第一掩模层304以及第二掩模层305。其中，根据第一掩模层304的材质，可以利用热磷酸或氢氟酸等腐蚀剂采用选择性湿法刻蚀去除。而第二掩模层305的材质为无定形碳，可以采用低温氧化工艺，氧化成气体去除。从而露出了插塞尖端。如图10所示，回填所述第一介电层302，覆盖所述插塞尖端，然后采用平坦化技术，利用化学机械抛光减薄所述第一介电层302，直至露出插塞尖端。至此，所述具有尖端的导电插塞作为底部电极306，便制作完成。作为另一个可选的方案，可以先不去除第一掩模层304以及第二掩模层305，而直接回填第一介电层302，使其覆盖第一掩模层305，然后采用平坦化技术，利用化学机械抛光减薄第一介电层302，并同时去除第一掩模层304以及第二掩模层305，直至露出插塞尖端。而完成底部电极的制作。 参见图11，在所述底部电极306制作完成后，继续在所述底部电极306上形成相变层及顶部电极，从而完成整个相变存储器的制作。具体包括在图10所示半导体结构的基础上继续形成层间介电层307，所述层间介电层307 覆盖所述第一介电层302、底部电极306 ；在所述层间介电层307内，底部电极306的顶部形成相变层308，所述相变层308 的底部与底部电极306电连接；在所述相变层308上形成与顶部电极309，所述顶部电极309的底部与所述相变层308的顶部电连接。可以看出，采用本发明制作的相变存储器的底部电极先于相变层形成，相变层的制作不会受到底部电极刻蚀工艺的影响，这也提高了器件的良率。至此，采用本发明相变存储器底部电极制作方法形成的相变存储器制作形成。与现有技术相比，所述相变存储器的底部电极与相变层的接触面积大幅缩小，在提高加热效果的同时有效降低了器件功耗；同时，所述底部电极与半导体衬底接触的一端仍可具备较大的接触面积，避免了制作过程中底部电极从半导体衬底的表面脱落的现象出现。需要指出的是，本发明虽以相变存储器为例，但所述底部电极的制作方法，同样适用于其他需要小接触面积的电极制作工艺中。本发明领域技术人员，应当容易基于本发明所公开的技术方案进行推广应用。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种相变存储器底部电极的制作方法，其特征在于，包括提供半导体衬底，所述半导体衬底上形成有第一介电层，所述第一介电层中形成有导电插塞；去除部分导电插塞，形成第一凹槽；至少在所述第一凹槽的内壁形成第一掩模层，构成第二凹槽；在所述第二凹槽内形成第二掩模层；以第二掩模层为掩模依次刻蚀第一掩模层以及部分导电插塞形成插塞尖端；去除所述第一掩模层以及第二掩模层。
2.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述半导体衬底包含有与相变存储器对应的选通管，所述导电插塞的底部连接所述选通管。
3.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述导电插塞采用钽、氮化钽或钨。
4.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述第一介电层采用氧化硅、氮化硅或氮氧化硅。
5.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述第一掩模层的厚度小于第一凹槽槽径的1/2。
6.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述第一掩模层采用氧化硅、氮化硅或氮氧化硅，但与第一介电层材质相异。
7.如权利要求6所述的相变存储器底部电极的制作方法，其特征在于，所述第一掩模层采用等离子增强气相沉积、原子层沉积或炉管沉积工艺。
8.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述第二掩模层采用无定形碳。
9.如权利要求6所述的相变存储器底部电极的制作方法，其特征在于，去除所述第一掩模层，采用选择性湿法工艺。
10.如权利要求8所述的相变存储器底部电极的制作方法，其特征在于，去除所述第二掩模层，采用氧气低温氧化工艺。
11.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，在去除第一掩模层以及第二掩模层后还包括回填第一介电层，并平坦化所述第一介电层表面，直至露出插塞尖端。
12.如权利要求1所述的相变存储器底部电极的制作方法，其特征在于，所述去除第一掩模层以及第二掩模层包括回填第一介电层，并平坦化所述第一介电层表面，去除第一掩模层以及第二掩模层，直至露出插塞尖端。
全文摘要
本发明提供了一种相变存储器底部电极的制作方法，基本步骤包括提供半导体衬底，所述半导体衬底上形成有第一介电层，所述第一介电层中形成有导电插塞；去除部分导电插塞，形成第一凹槽；至少在所述第一凹槽的内壁形成第一掩模层，构成第二凹槽；在所述第二凹槽内形成第二掩模层；以第二掩模层为掩模依次刻蚀第一掩模层以及部分导电插塞形成插塞尖端；去除所述第一掩模层以及第二掩模层。与现有技术相比，本发明所述底部电极与相变层的接触面积大幅缩小，在提高加热效果的同时有效降低器件功耗；所述底部电极与半导体衬底接触的一端仍可具备较大的接触面积，避免了制作过程中底部电极从半导体衬底的表面脱落的现象出现。
文档编号H01L45/00GK102447058SQ20101050934
公开日2012年5月9日 申请日期2010年10月14日 优先权日2010年10月14日
发明者何其旸, 张翼英 申请人:中芯国际集成电路制造(上海)有限公司