专利名称：半导体结构及其制造方法
技术领域：
本发明涉及一种复合外延层结构，以及形成复合外延层结构的方法。特别是，本发明涉及一种包含非掺杂外延层与掺杂外延层的复合外延层结构，以及形成此等复合外延层结构的方法，以确保栅极通道电性的稳定性。
背景技术：
在半导体元件的制造过程中，既要持续减小临界尺寸又要维持半导体元件的效能，一直是本领域技术人士需要不断克服的挑战。其中一项挑战就是要维持栅极通道中的载流子，亦即电子与空穴，要有足够高的载流子迁移率。已经知道，只要对于栅极通道施加适当的应力，就可以调整金属氧化物半导体，例如N-MOS或是P-M0S，栅极通道中的载流子的迁移率。其中一种操作方法是，使用择区外延法(selective area印itaxial)，在凹入式源极与漏极区域(recessed source/drain region)之中长成具应力的P型掺杂外延层或是N型掺杂外延层，例如SiGe B或是SiGe As。此等方法相当有效，一方面可以在增加对栅极通道的应力的影响下，形成通道应变(strained channel)，增加栅极通道中的载流子的迁移率。另一方面，还可以减低源极与漏极的电阻。对于需要更高对栅极通道应力的场合，还可以采用特定形状的凹入式源极与漏极区域。虽然此等特定形状的凹入式源极与漏极区域，还能更加提升对栅极通道的应力，但是也可能因为掺杂外延层中的掺质，例如硼，反向扩散进入栅极通道中而发生不利的短通道效应。有鉴于此，仍然亟需要一种新颖的方法来形成复合外延层结构，使得所得的复合外延层结构既能隔绝掺杂外延层中掺质的反向扩散，又能提供足够的栅极通道应力。
发明内容
本发明于是提出一种新颖的方法来形成复合外延层结构。使用本发明新颖方法所得的复合外延层结构，既能隔绝掺杂外延层中掺质的反向扩散，又能提供足够的栅极通道应力。所以，使用本发明新颖方法所得的复合外延层结构，其实是一种从根本上提供足够栅极通道应力的全包式解决方案。本发明首先提出一种半导体结构。此等半导体结构包含基材、栅极结构、源极与漏极、非掺杂外延层与掺杂外延层。栅极结构位于基材上，源极与漏极则分别位于基材中并邻近栅极结构。源极以及漏极的至少一者包含位于基材中的凹穴。非掺杂外延层位于凹穴的内表面上，并实质上由硅与一外延材料所组成。非掺杂外延层覆盖凹穴内表面的底部与侧壁，而底部的厚度不超过与侧壁厚度的120%。掺杂外延层包含硅、外延材料与掺质，而一起填入凹穴中。由于非掺杂外延层的隔离，而使得掺杂外延层完全不会接触基材。在本发明一实施例中，掺杂外延层的掺质浓度至少大于非掺杂外延层中者的100倍。本发明又提出一种半导体结构的制造方法。首先，提供一基材。其次，形成位于基材上的栅极结构。然后，形成多个凹穴，其位于基材中并邻近栅极结构。再来，形成位于凹穴内表面上的一非掺杂外延层，其实质上由硅与一外延材料所组成且不具任何掺质。非掺杂外延层具有一底部与一侧壁，而且底部的厚度不超过与侧壁厚度的120%。继续，形成一掺杂外延层而填入凹穴中。掺杂外延层包含硅、外延材料与一掺质。在本发明一实施例中， 底部厚度与侧壁厚度的比值可以介于1. 20-0. 83之间。本发明再提出一种半导体结构的制造方法。首先，提供一基材。其次，形成多个凹穴，其位于基材中。然后，提供一前驱混合物，而可以在凹穴的内表面上形成一非掺杂外延层。前驱混合物包含一硅前驱物、一外延材料前驱物与商化氢。硅前驱物与外延材料前驱物流量的比值大于1.7。继续，形成一掺杂外延层而实质上填满凹穴。掺杂外延层包含硅、 外延材料与掺质。在本发明一实施例中，可以形成位于基材上的栅极结构，使得多个凹穴会邻近栅极结构。一方面，由于本发明复合外延层结构中非掺杂外延层的隔离，而使得掺杂外延层完全不会接触基材，因此能够隔绝掺杂外延层中的掺质反向扩散进入基材中。另一方面，非掺杂外延层底部与侧壁的厚度具有适当的比例，所以还能诱发出充分的栅极通道应力，维持栅极通道中的载流子具有足够的载流子迁移率。
图1-图5为本发明半导体结构制造方法的一示意流程图；图6-图10为本发明半导体结构制造方法的另一示意流程图。主要元件符号说明100半导体结构101 基材102栅极通道110栅极结构111栅极导电层112栅极介电层113间隙壁120/130 凹穴121/131 内表面122/132非掺杂外延层123/133 底部124/134 侧壁125/135掺杂外延层128 源极129源极接触插塞138 漏极139漏极接触插塞200半导体结构201 基材210栅极结构
220/230 凹穴221/231 内表面222/232非掺杂外延层223/233 底部224/234 侧壁225/235掺杂外延层228 源极229源极接触插塞238 漏极239漏极接触插塞
具体实施例方式本发明提供一种半导体结构及其制造方法。本发明的半导体结构中具有一层紧贴凹穴、作为缓冲层之用的非掺杂外延层。此等非掺杂外延层，可以来隔绝掺杂外延层中掺质的反向扩散。此外，此等非掺杂外延层具有适当的厚度，因此不会影响掺杂外延层所产生的应力。本发明首先提供一种半导体结构的制造方法。图1-图5例示本发明半导体结构制造方法的一示意流程图。请参考图1，首先提供基材101。基材101通常为一半导体基材，例如具单晶结构的硅。其次，在基材101上形成栅极结构110。可以使用任何现有的方法在基材101上形成所需的栅极结构110，而使得栅极结构110包含栅极导电层111、栅极介电层112与间隙壁113。其次，请参考图2，在基材101中形成多个凹穴120/130，使得凹穴120/130邻近于栅极结构110。可以使用任何现有的方法来建立邻近于栅极结构110的凹穴120/130。凹穴120/130的适当形状与深度如何有利于引导出充分的栅极通道应力，为本技术一般人士所具有的通常知识，故在此不多赘述。如此一来，便会在凹穴120/130之间，栅极结构110下方的基材101中形成栅极通道102。接下来，希望在凹穴120/130中填入适当的外延材料， 以影响栅极通道中载流子的载流子迁移率。视情况需要，凹穴120/130中的至少一者可以向外侧延伸。例如，延伸至栅极导电层111甚至与间隙壁113的下方，而与栅极导电层111甚至于与间隙壁113重叠。形成延伸凹穴120/130的方式例如是，在各向异性蚀刻形成凹穴后，再用各向同性蚀刻进行侧向蚀刻。于是，请参考图3，可利用择区外延法(selective area epitaxial)等方法，先在凹穴120/130之内，形成位于凹穴内表面121/131上的一非掺杂外延层122/132。在本较佳实施例中，由于凹穴120/130至少具有一底部及一侧壁，因此顺应凹穴120/130的轮廓，非掺杂外延层122/132也分别具有一底部123/133与一侧壁124/134。本发明半导体结构100的特征之一在于，底部123/133的厚度不超过侧壁124/134厚度120%。在本发明一较佳实施例中，底部厚度与侧壁厚度的比值还可以介于 1.20-0. 83之间。非掺杂外延层122/132可以是一种开盒状(open box)的非掺杂外延层。非掺杂外延层122/132实质上由硅与一外延材料所组成。较佳者，非掺杂外延层
6122/132不具有任何掺质。外延材料可以为原子体积大于或是小于硅的多价原子，例如锗、 碳、镓、锡与铅其中的至少一者。使用任何现有的方法，例如，提供适当的硅前驱物与外延材料前驱物，经由外延法，即可以在凹穴120/130之内，形成位于凹穴内表面121/131上的一非掺杂外延层122/132。请注意，非掺杂外延层122/132并不会完全填满凹穴120/130。接下来，请参考图4，就可以在凹穴120/130之内再次形成一外延层。此外延层为一掺杂外延层125/135。掺杂外延层125/135与非掺杂外延层122/132不同之处在于，除了硅与前述的外延材料之外，掺杂外延层125/135另外还额外包含至少一种掺质。掺质可以为价电子数不同于硅的多价原子，并视N型、P型元件特性选择之，例如硼。尽管非掺杂外延层122/132较佳不具有任何掺质，但是原始不具有任何掺质的非掺杂外延层122/132，还是有可能因为其他的原因，例如与掺杂外延层125/135直接接触而被掺质所污染。无论如何，非掺杂外延层122/132中的掺质浓度都应该要尽量小，使得掺杂外延层125/135中的掺质浓度，至少大于非掺杂外延层122/132中掺质浓度的100倍。可以使用任何现有的方法，例如，提供适当的硅前驱物、外延材料前驱物与掺质， 经由外延法，即可以使得掺杂外延层125/135填满凹穴120/130。依据不同的制作工艺条件，掺杂外延层125/135中的掺质浓度可以有不同的实施态样。例如，掺杂外延层125/135 中的掺质浓度可以固定。或是，掺杂外延层125/135的掺质分布可以具有浓度梯度。虽然掺杂外延层125/135位于凹穴120/130之内，并直接接触非掺杂外延层122/132，但是由于非掺杂外延层122/132的彻底阻隔，掺杂外延层125/135完全不会直接接触基材101。视情况需要，半导体结构100还可以包含一蚀刻停止层(图未示)。另外，也可以继续将非掺杂外延层122/132与掺杂外延层125/135转化成一组源极1 与漏极138，并选择性于源极128与漏极138表面形成一金属硅化物层，接着在源极1 与漏极138的上方形成一组源极接触插塞129以及漏极接触插塞139，作为的源极128与漏极138电连接媒介，如图5所绘示。源极接触插塞129以及漏极接触插塞139的形状可以有多种实施方式。 例如，可以为矩形(square)或是条状(slot)。在本发明一实施例中，源极接触插塞129以及漏极接触插塞139的形状可以不同。例如，一者为单一矩形，而另一者为条状。本发明又提供另一种半导体结构的制造方法。图6-图10例示本发明半导体结构制造方法的另一示意流程图。此等半导体结构的制造方法。请参考图6，首先提供基材201。 基材201通常为一半导体基材，例如单晶结构的硅。视情况需要，在基材201上可以有栅极结构而包含栅极导电层、栅极介电层与间隙壁。另一方面，基材201上也可以完全没有栅极结构，本发明此时适用于需要外延层的制作工艺。其次，请参考图7，在基材201中形成多个凹穴220/230。可以使用任何现有的方法，例如蚀刻法，来建立凹穴220/230。接下来，希望在凹穴220/230中填入适当的外延材料。于是，请参考图8，先在凹穴220/230之内，形成位于凹穴内表面221/231上的一非掺杂外延层222/232。所形成的非掺杂外延层222/232分别具有一底部223/233与一侧壁 224/234。换句话说，非掺杂外延层222/232可以是一种开盒状(open box)的非掺杂外延层。可以使用如下的方法，而使得非掺杂外延层底部223/233与侧壁224/234的厚度具有适当的比例。例如，可以提供一前驱混合物对0，经由外延法，而在凹穴220/230的内表面221/231上形成所需的非掺杂外延层222/232。所提供的前驱混合物240可以包含多种成分。例如，前驱混合物240可以包含硅前驱物、外延材料前驱物与卤化氢。硅前驱物可以包含二氯硅烷。外延材料前驱物可以包含原子体积大于或是小于硅的多价原子，例如锗、 碳、镓、锡与铅的至少一者。卤化氢例如为氯化氢。本发明半导体结构制造方法的特征之一在于硅前驱物与该外延材料前驱物流量的比值大于1. 7。由于前驱混合物240不具有任何掺质，所以非掺杂外延层222/232也不会具有任何掺质。请注意，所形成的非掺杂外延层222/232并不会完全填满凹穴220/230。在本发明一较佳实施例中，所形成的非掺杂外延层222/232，其底部厚度与侧壁厚度的比值还可以介于 1. 20-0. 83 之间。接下来，请参考图9，就可以在凹穴220/230之内再次形成一外延层。外延层为一掺杂外延层225/235。掺杂外延层225/235与非掺杂外延层222/232不同之处在于，除了硅与前述的外延材料之外，掺杂外延层225/235另外还额外包含一掺质。掺质可以为价电子数不同于硅的多价原子，例如硼。尽管非掺杂外延层222/232较佳不具有任何掺质，但是原始不具有任何掺质的非掺杂外延层222/232，还是有可能因为其他的原因，例如与掺杂外延层225/235直接接触而被掺质所污染。无论如何，非掺杂外延层222/232中的掺质浓度都应该要尽量小，使得掺杂外延层225/235中的掺质浓度，至少大于非掺杂外延层222/232中掺质浓度的100倍。可以使用任何现有的方法，例如，提供适当的硅前驱物、外延材料前驱物与掺质， 经由外延法，即可以使得掺杂外延层225/235填满凹穴220/230。依据不同的制作工艺条件，掺杂外延层225/235中的掺质浓度可以有不同的实施态样。例如，掺杂外延层225/235 中的掺质浓度可以固定。或是，掺杂外延层225/235的掺质可以具有浓度梯度分布。虽然掺杂外延层225/235位于凹穴220/230之内，并直接接触非掺杂外延层222/232，但是由于非掺杂外延层222/232的彻底阻隔，掺杂外延层225/235完全不会直接接触基材201。视情况需要，半导体结构200还可以包含一蚀刻停止层(图未示)。请参考图 10，如果在基材201上有栅极结构210，可以继续将非掺杂外延层222/232与掺杂外延层 225/235转化成一组源极2 与漏极238，栅极通道202即在源极2 与漏极238之间。于源极228与漏极238的表面还可以选择性形成有金属硅化物层，并在源极228与漏极238 的上方形成一组源极接触插塞229以及漏极接触插塞239，作为的源极2 与漏极238电连接媒介。源极接触插塞229以及漏极接触插塞239的形状可以有多种实施方式。例如，可以为矩形或是条状。在本发明一实施例中，源极接触插塞229以及漏极接触插塞239的形状可以不同。例如，一者为单一矩形，而另一者为条状。经过前述的步骤之后，即可得到一种半导体结构。图5例示本发明半导体结构一示意图。图10例示本发明半导体结构的另一示意图。以下将例示性说明图5的半导体结构。半导体结构100中，栅极结构110位在基材101上。源极128与漏极138分别位于基材101中，并邻近于栅极结构110。视情况需要，半导体结构100还可以包含一蚀刻停止层 (图未示)。源极128与漏极138可以具有一凹入式结构，或是凸出式结构。因此源极128与漏极138的至少一者，会包含位于基材101中的凹穴120/130。凹穴120/130中会分别包含两种不同的外延层，称为非掺杂外延层122/132与掺杂外延层125/135。非掺杂外延层122/132与掺杂外延层125/135的化学组成与形状皆不相同。非掺杂外延层122/132形成于凹穴内表面121/131上，并覆盖凹穴内表面 121/131。非掺杂外延层122/132分别具有一底部123/133与一侧壁124/134。本发明半导体结构100的特征之一在于，底部123/133的厚度不超过侧壁1M/134厚度的120%。在本发明一较佳实施例中，底部厚度与侧壁厚度的比值还可以介于1.20-0. 83之间。非掺杂外延层122/132可以是一种开盒状(open box)的非掺杂外延层。非掺杂外延层122/132实质上由硅与一外延材料所组成。较佳者，非掺杂外延层122/132不具有任何掺质。外延材料可以为原子体积大于或是小于硅的多价原子，例如锗、碳、镓、锡与铅其中的至少一者。请注意，非掺杂外延层122/132并不会完全填满凹穴 120/130。掺杂外延层125/135填满凹穴120/130。图5绘示掺杂外延层125/135的表面高过基材101的表面。与非掺杂外延层122/132不同之处在于，掺杂外延层125/135除了硅与前述的外延材料之外，掺杂外延层125/135另外还额外包含一掺质。掺质可以为价电子数不同于硅的多价原子，例如硼。尽管非掺杂外延层122/132较佳不具有任何掺质，但是原始不具有任何掺质的非掺杂外延层122/132，还是有可能因为其他的原因，例如与掺杂外延层125/135直接接触， 而被掺质所污染。无论如何，非掺杂外延层122/132中的掺质浓度都应该要尽量小。例如， 掺杂外延层125/135中的掺质浓度，至少大于非掺杂外延层122/132中掺质浓度的100倍。掺杂外延层125/135中的掺质浓度可以有不同的实施态样。例如，掺杂外延层 125/135中的掺质浓度可以固定。或是，掺杂外延层125/135的掺质可以具有浓度梯度分布。虽然掺杂外延层125/135位于凹穴120/130之内，并直接接触非掺杂外延层122/132， 但是由于非掺杂外延层122/132的彻底阻隔，掺杂外延层125/135完全不会直接接触基材 101，因此可以防止掺质的反向扩散。视情况需要，非掺杂外延层122/132与掺杂外延层125/135为栅极结构110的一组源极1 与漏极138。在凹穴120/130之间，栅极结构110下方的基材101中则有栅极通道102。于源极1 与漏极138的表面还可以选择性形成有金属硅化物层。另外，在源极1 与漏极138的上方则形成一组源极接触插塞129以及漏极接触插塞139，作为的源极 128与漏极138电连接媒介，如图5所绘示。源极接触插塞129以及漏极接触插塞139的形状可以有多种实施方式。例如，可以为矩形或是条状。在本发明一实施例中，源极接触插塞 1 以及漏极接触插塞139的形状可以不同。例如，一者为单一矩形，而另一者为条状。如果基材上没有栅极结构，即为图9所绘示的实施例。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种半导体结构，包含基材；栅极结构，位于该基材上；源极，位于该基材中并邻近该栅极结构；以及漏极，位于该基材中并邻近该栅极结构，其中该源极以及该漏极的至少一者包含凹穴，位于该基材中；非掺杂外延层，位于该凹穴的内表面上并实质上由硅与一外延材料所组成，该非掺杂外延层具有一底部与一侧壁而覆盖该凹穴的内表面，其中该底部的厚度不超过与该侧壁厚度的120% ；以及掺杂外延层，其包含硅、该外延材料与一掺质，而填入该凹穴中，其中由于该非掺杂外延层，而使得该掺杂外延层完全不接触该基材。
2.如权利要求1的半导体结构，其中该底部厚度与该侧壁厚度的比值介于1.20-0. 83 之间。
3.如权利要求1的半导体结构，其中该掺杂外延层的掺质浓度至少大于该非掺杂外延层中者的100倍。
4.如权利要求1的半导体结构，其中该掺杂外延层的表面高过该基材的表面。
5.如权利要求1的半导体结构，其中该基材包含硅。
6.如权利要求1的半导体结构，还包含源极接触插塞以及一漏极接触插塞，分别位于该源极以及该漏极上，其中该源极接触插塞以及该漏极接触插塞的其中一者的形状为连续延伸条状，而另一者为单一矩形。
7.如权利要求1的半导体结构，其中该外延材料包含锗、碳、镓、锡与铅的至少一者。
8.一种半导体结构的制造方法，包含提供一基材；形成一栅极结构，位于该基材上；形成多个凹穴，其位于该基材中并邻近该栅极结构；形成一非掺杂外延层，其位于该些凹穴的内表面上并实质上由硅与一外延材料所组成且不具任何掺质，该非掺杂外延层具有一底部与一侧壁，使得该底部的厚度不超过与该侧壁厚度的120% ；以及形成一掺杂外延层而填入该凹穴中，该掺杂外延层包含硅、该外延材料与一掺质。
9.如权利要求8的半导体结构的制造方法，还包含形成一源极接触插塞以及一漏极接触插塞，分别位于该源极以及该漏极上，其中该源极接触插塞以及该漏极接触插塞的其中一者的形状为连续延伸条状，而另一者为单一矩形。
10.如权利要求8的半导体结构的制造方法，其中该底部厚度与该侧壁厚度的比值介于 1.20-0. 83 之间。
11.如权利要求8的半导体结构的制造方法，其中该掺杂外延层的掺质浓度至少大于该非掺杂外延层中者的100倍。
12.如权利要求8的半导体结构的制造方法，其中该掺杂外延层具有一固定的掺质浓度。
13.如权利要求8的半导体结构的制造方法，其中该掺杂外延层的该掺质具有一浓度梯度。
14.如权利要求8的半导体结构的制造方法，其中该外延材料包含锗、碳、镓、锡与铅的至少一者。
15.一种半导体结构的制造方法，包含 提供一基材；形成多个凹穴，其位于该基材中；提供一前驱混合物以于该些凹穴的内表面上形成一非掺杂外延层，该前驱混合物包含一硅前驱物、一外延材料前驱物与卤化氢，其中该硅前驱物与该外延材料前驱物流量的比值大于1.7;以及形成一掺杂外延层而实质上填满该凹穴，该掺杂外延层包含硅、该外延材料与一掺质。
16.如权利要求15的半导体结构的制造方法，还包含形成一源极接触插塞以及一漏极接触插塞，分别位于该源极以及该漏极上，其中该源极接触插塞以及该漏极接触插塞其中之一者的形状为连续延伸条状，而另一者为单一矩形。
17.如权利要求15的半导体结构的制造方法，其中该非掺杂外延层具有底部与侧壁， 其中该底部厚度与该侧壁厚度的比值介于1. 20-0. 83之间。
18.如权利要求15的半导体结构的制造方法，其中该掺杂外延层的掺质浓度至少大于该非掺杂外延层中者的100倍。
19.如权利要求15的半导体结构的制造方法，其中该掺杂外延层具有一固定的掺质浓度。
20.如权利要求15的半导体结构的制造方法，其中该掺杂外延层的该掺质具有一浓度梯度。
21.如权利要求15的半导体结构的制造方法，其中该外延材料前驱物包含锗、碳、镓、 锡与铅的至少一者。
22.如权利要求15的半导体结构的制造方法，其中该硅前驱物包含二氯硅烷。
全文摘要
本发明公开一种半导体结构及其制造方法。半导体结构，包含位于基材中的凹穴、非掺杂外延层与掺杂外延层。非掺杂外延层位于凹穴的内表面上，并实质上由硅与一外延材料所组成。非掺杂外延层覆盖凹穴内表面的底部与侧壁，而底部的厚度不超过与侧壁厚度的120％。非掺杂外延层与掺杂外延层一起填满凹穴。
文档编号H01L29/06GK102456731SQ20101051475
公开日2012年5月16日 申请日期2010年10月18日 优先权日2010年10月18日
发明者廖晋毅, 李静宜, 詹书俨 申请人:联华电子股份有限公司