3d非易失性存储器件及其制造方法

专利名称：3d非易失性存储器件及其制造方法
技术领域：
本发明的示例性实施例涉及半导体器件制造技术，更具体而言，涉及三维(3D)非 易失性存储器件及其制造方法。
背景技术：
非易失性存储器件是指即使断电也能够保持所储存的数据的存储器件。随着存储 单元以单层的形式形成在衬底上的二维OD)存储器件的集成度的增加接近极限，已提出 了将存储单元垂直地层叠在衬底上的3D非易失性存储器件。图IA和IB是现有的3D非易失性存储器件的立体图。参见图1A，现有的3D非易失性存储器件包括彼此平行并沿第一方向I-I'延伸的 多个沟道结构C、沿着沟道结构C的侧壁层叠的多个存储单元MC、以及与存储单元MC的栅 电极相耦合并沿第二方向ΙΙ-ΙΓ布置的字线WL。沟道结构C包括交替层叠在衬底10上的多个层间电介质层11和沟道层12，以及 沿着沟道结构C的侧壁层叠的多个存储单元MC。每个存储单元MC包括在沟道层12上顺序 地层叠的存储层13和栅电极14。此时，存储层13包括顺序地层叠的隧道绝缘层13A、电荷 陷阱层13B和电荷阻挡层13C。参见图1B，现有的3D非易失性存储器件包括多个漏极选择线DSL_0至DSL_X、多 个漏极接触插塞DCT_0至DCT_X、以及多个位线BL。下面描述现有的用于形成漏极选择线 DSL_0至DSL_X、漏极接触插塞DCT_0至DCT_X、以及位线BL的方法。首先，将沟道结构C的漏极选择晶体管区刻蚀成台阶状，以暴露多个沟道层12，并 且在暴露的沟道层12上形成栅极电介质层15。分别在栅极电介质层15上形成用于栅电极 的导电层，以形成多个漏极选择晶体管，并且将多个漏极选择线DSL_0至DSL_X形成为与沿 第二方向布置的漏极选择晶体管相耦合，而同时彼此平行并沿第二方向延伸。相应地，在多个沟道层12上分别形成平坦的漏极选择晶体管。在处于同一台阶 水平的沟道层12上形成并沿第二方向布置的漏极选择晶体管借助于漏极选择线DSL_0 to DSL_X中的任意一个而耦合。在所得结构的整个表面上形成并未在图IB示出的绝缘层，并且形成多个漏极接 触孔以暴露各个沟道层12的表面。将导电层掩埋在漏极接触孔中，以形成分别与多个沟道 层12相耦合的漏极接触插塞DCT_0至DCT_X。将多个位线BL形成为彼此平行并沿第一方 向延伸，而同时与漏极接触插塞DCT_0至DCT_X相耦合。根据现有的方法，将沟道结构C图案化为台阶状，以暴露多个沟道层12，并且分别 在暴露的沟道层12上形成平坦的漏极选择晶体管。由此，为了形成平坦的漏极选择晶体管而占用了相当大的面积。因此，即使增加要层叠的沟道层12的数量，但是由于漏极选择晶 体管的面积也相应地增加了，因此在提高存储器件的集成度方面存在限制。另外，当形成平 坦的漏极选择晶体管时，很有可能会出现泄漏电流。因此，存储器件的特性变差。根据所述现有方法，将漏极选择线DSL_0至DSL_X布置成多个层。因此，在制造过 程期间，要使用多个掩模。因此，制造成本可能会增加，并且在将各个漏极选择线DSL_0至 DSL_X图案化方面可能存在技术困难。另外，漏极选择线DSL_0至DSL_X用作漏极选择晶体管的栅电极，并且考虑到与栅 电介质15的结特性而由多晶硅层形成。在此，为了改善存储器件的信号传输特性，要降低 漏极选择线DSL_0至DSL_X的电阻。然而，在降低由多晶硅层所形成的漏极选择线DSL_0至 DSL_X的电阻方面存在限制。作为参考，当漏极选择线DSL_0至DSL_X由诸如金属层或金属 硅化物层的低电阻金属性层(metallic layer)形成以便降低其电阻时，漏极选择线DSL_0 至DSL_X与漏极选择晶体管的栅极电介质层15直接接触，这可能会导致漏极选择晶体管的 故障。

发明内容
本发明的示例性实施例涉及一种包括与多个沟道层相耦合的多个沟道接触以及 与多个沟道接触相耦合的多个选择线的3D非易失性存储器件及其制造方法。本发明的示例性实施例还涉及一种能够减小选择晶体管的面积的3D非易失性存 储器件及其制造方法。本发明的示例性实施例还涉及一种包括能够抑制泄漏电流的发生的选择晶体管 的3D非易失性存储器件及其制造方法。本发明的示例性实施例还涉及一种能够降低选择线的电阻，并实质地防止与选择 线耦合的选择晶体管出现故障的3D非易失性存储器件及其制造方法。根据本发明的一个示例性实施例，一种3D非易失性存储器件包括多个沟道结 构，所述多个沟道结构中的每个包括交替层叠的多个沟道层和多个层间电介质层；多个沟 道接触，所述多个沟道接触分别与多个沟道层相耦合；以及多个选择线，所述多个选择线与 所述多个沟道接触垂直地耦合并跨过所述多个沟道结构。根据本发明的另一个示例性实施例，一种制造3D非易失性存储器件的方法包括 以下步骤形成多个沟道结构，所述多个沟道结构中的每个包括交替层叠的多个沟道层和 多个层间电介质层；形成分别与多个沟道层相耦合的多个沟道接触；以及形成与所述多个 沟道接触垂直耦合并跨过所述多个沟道结构的多个选择线。根据本发明的又一个示例性实施例，一种制造3D非易失性存储器件的方法包括 以下步骤形成沟道结构和第一层间电介质层，所述沟道结构包括交替层叠的多个沟道层 和多个层间电介质层，所述第一层间电介质层覆盖沟道结构；形成贯穿第一层间电介质层 并分别与多个沟道层相耦合的多个沟道接触；以及形成多个选择线和多个选择晶体管，所 述多个选择线覆盖沟道接触并包括低电阻材料，所述多个选择晶体管掩埋在多个选择线中 并与沟道接触相耦合。


图IA和IB是现有的3D非易失性存储器件的立体图。图2A是说明根据本发明的示例性实施例的3D非易失性存储器件的布图的示意图。图2B是说明根据本发明的示例性实施例的3D非易失性存储器件的单元阵列的一 部分的电路图。图2C是根据本发明的示例性实施例的3D非易失性存储器件的立体图。图2D是根据本发明的另一个示例性实施例的3D非易失性存储器件的立体图。图3A至3D是说明根据本发明的第一示例性实施例的用于形成漏极选择线的方法 的剖面图。图4A至4C是说明根据本发明的第二示例性实施例的用于形成漏极选择线的方法 的剖面图。图5是说明根据本发明的第三示例性实施例的用于形成漏极选择线的方法的剖 面图。图6是说明根据本发明的第四示例性实施例的用于形成漏极选择线的方法的剖 面图。图7是说明根据本发明的第五示例性实施例的用于形成漏极选择线的方法的剖 面图。图8是说明根据本发明的第六示例性实施例的用于形成漏极选择线的方法的剖 面图。图9A是根据本发明的另一个示例性实施例的具有漏极选择线和漏极选择晶体管 的3D非易失性存储器件的剖面图。图9B是根据本发明的另一个示例性实施例的具有漏极选择线和漏极选择晶体管 的3D非易失性存储器件的剖面图。图9C是根据本发明的另一个示例性实施例的具有漏极选择线和漏极选择晶体管 的3D非易失性存储器件的剖面图。图IOA至IOF是说明根据本发明的另一个示例性实施例的用于制造3D非易失性 存储器件的方法的剖面图。图IlA至IlE是说明根据本发明的另一个示例性实施例的用于制造3D非易失性 存储器件的方法的剖面图。
具体实施例方式下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不 同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施 例是为了使得本说明书将是清楚且完整的，并且将会向本领域技术人员完全地传达本发明 的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部分。附图并非按比例绘制，且在一些实例中，为了清晰地图示实施例的特征，可能对比 例进行了夸大。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形 成在第二层上或衬底上的情况，而且还涉及在第一层与第二层之间或在第一层与衬底之间 存在第三层的情况。
本发明的示例性实施例提供一种3D非易失性存储器件及其制造方法，所述3D非 易失性存储器件能够减少选择晶体管的面积，抑制选择晶体管中的泄漏电流的发生，降低 选择线的电阻，并且实质地防止与选择线耦合的选择晶体管的故障。根据本发明的示例性实施例的3D非易失性存储器件的特征在于，选择晶体管被 形成为具有全包围栅极(gate all around，GAA)，以减小其面积并抑制其中发生的泄漏电 流。另外，所述3D非易失性存储器件的特征在于，选择线是由低电阻金属性层形成的，以便 降低其电阻值。另外，所述3D非易失性存储器件的特征在于，在选择线与选择晶体管的栅 极电介质层之间插入有由硅层形成的栅电极，以实质地防止选择线与栅极电介质层之间的 直接接触，从而实质地防止当由低电阻金属性层来形成选择线时可能发生的选择晶体管的 故障。下面将更加详细地描述本发明的示例性实施例。图2A是说明根据本发明的示例性实施例的3D非易失性存储器件的布图的图。参见图2A，在衬底上设置有多个位线BL和多个字线。多个位线BL彼此平行并沿 第一方向Ι-Γ延伸，多个字线彼此平行并沿第二方向ΙΙ-ΙΓ延伸。位线BL用于输入/输出数据。虽然在图2A中未示出，但是多个串ST_0至ST_X 是层叠的，并与一个位线BL耦合。另外，与多个位线BL相耦合的多个串ST并排地与源极 线SL耦合，并形成存储块。字线WL用来选择和使能存储单元。虽然在图2A中未示出，但是多个页(page) PAGE_0至PAGE_X是层叠的，并与一个字线札耦合。另外，借助于经由多个沟道接触而分别 与多个沟道层相耦合的多个漏极选择线DSL_0至DSL_N来选择期望的页。另外，在衬底上设置有彼此平行并沿第二方向延伸的多个源极选择线SSL，并且在 源极选择线SSL之间的结区中设置源极线SL。在衬底上设置有彼此平行并沿第二方向延伸的漏极选择线DSL_0至DSL_N。根据 本发明的示例性实施例，设置有与各个沟道层相耦合的多个沟道接触，并且沟道层经由沟 道接触而与漏极选择线DSL_0至DSL_N相耦合。图2A示出针对各个沟道层设置多个漏极选择线的示例情况。例如，一个漏极选择 线DSL可以与多个沟道接触相耦合。即，一个漏极选择线DSL可以经由多个沟道接触而与 多个沟道层相耦合。多个漏极选择线DSL_0至DSL_N与Z译码器Z-DEC0DER相耦合，并且Z译码器对 输入的地址进行译码，以控制相应的漏极选择线DSL。图2B是说明根据本发明的示例性实施例的3D非易失性存储器件的单元阵列的一 部分的电路图。为了便于解释，图2B主要描述与一个位线BL相耦合的多个串ST。参见图2B，多个串ST_0至ST_X与一个位线BL相耦合。另外，多个串ST_0至ST_ X分别经由多个沟道接触而与多个漏极选择线DSL_0至DSL_N相耦合。因此，在读取/写入操作期间，可以通过将与期望的页PAGE相耦合的漏极选择线 DSL使能而将其他的漏极选择线DSL禁止，来选择期望的页PAGE。存储单元MC具有这样的双栅极结构其中，栅电极被设置在沟道结构C的两个侧壁上。图2C是根据本发明的示例性实施例的3D非易失性存储器件的立体图。
参见图2C，3D非易失性存储器件包括彼此平行并沿第一方向Ι-Γ延伸的多个沟 道结构C、沿着沟道结构C的侧壁而层叠的多个存储单元MC、以及彼此平行并沿第一方向
I-I'延伸的多个位线BL。沟道结构C中的每个包括交替层叠在衬底20上的多个沟道层22和层间电介质层 21。共用一个位线BL的串ST的数量取决于要层叠的沟道层22的数量。可以以暴露多个沟道层22而形成分别与多个沟道层22相耦合的多个沟道接触的 方式，将沟道结构C的一个端部图案化。图2C示出的是将沟道结构C图案化为台阶状的情 况。多个存储单元MC夹在字线WL_0至WL_N与沟道层22之间，并且包括具有多层结 构的存储层23，在所述多层结构中层叠了隧道绝缘层、电荷陷阱层和电荷阻挡层。多个存储 单元MC沿着沟道结构C的侧壁层叠，并且沿第一方向和第二方向布置。在此，沿第一方向 布置以共用处在同一层的一个沟道层22的多个存储单元MC被串联耦合在源极选择晶体管 与漏极选择晶体管之间以形成串结构。根据本发明的示例性实施例的3D非易失性存储器件包括彼此平行并沿第二方向
II-II'延伸的多个字线WL_0至WL_N、源极选择线SSL、以及漏极线SL。 在共用一个字线WL的多个存储单元MC之中，在同一层形成的存储单元MC构成一 个页PAGE。即，一个字线札与多个页PAGE_0至PAGE_X相耦合。在读取/写入操作期间， 可以通过接通/断开漏极选择线DSL_0至DLS_X来选择期望的页。虽然存储单元形成在同一层，但是可以根据存储单元的相应的位线而将它们分配 给页。即，与偶数位线BL相耦合的页PAGE可以作为偶数页来操作，而与奇数位线BL相耦合 的页PAGE可以作为奇数页来操作。为了便于解释，在本说明书中不区分偶数页与奇数页。当形成存储单元MC和字线WL_0至WL_N时，可以一起形成源极选择线SSL。在源 极选择线SSL与沟道层22之间插入有栅极电介质层M。可以按照如下所述形成源极线SL 通过刻蚀源极选择线SSL之间的源极线形成区 域来形成沟槽，并且将导电层掩埋在沟槽中以形成源极线SL。另外，根据本发明的示例性实施例的3D非易失性存储器件包括彼此平行并沿第 二方向ΙΙ-ΙΓ延伸的多个漏极选择线DSL_0至DSL_N。多个漏极选择线DSL_0至DSL_N经由沟道接触而与多个沟道层相耦合。特别地， 在沿第二方向ΙΙ-ΙΓ布置的漏极选择线DSL_0至DSL_N中掩埋了具有全包围栅极(GAA) 结构的多个漏极选择晶体管，并且多个漏极选择晶体管与沟道接触相耦合。其中，与具有平 坦的漏极选择晶体管的存储器件相比，当以这种方式来形成具有GAA结构的漏极选择晶体 管时，可以提高存储器件的集成度。图2C示出将多个漏极选择线DSL_0至DSL_N形成为单层并分别与多个沟道层相 耦合的情况。然而，本发明并非局限于此，可以将多个漏极选择线DSL_0至DSL_NB成为多 个层，或者一个漏极选择线DSL可以与多个沟道层相耦合。图2D是根据本发明的另一个示例性实施例的3D非易失性存储器件的立体图。图 2D主要描述沟道结构C，因此将省略对已参照图2C描述过的相同部件的描述。参见图2D，沟道结构C包括交替层叠在衬底20上的多个沟道层22和层间电介质 层21，并且可以将多个沟道层22形成为在结构C的上表面的一侧暴露。
图2D示出沟道结构C的一个实例，其中，沿着沟槽的刻蚀的表面交替层叠有多个 沟道层和层间电介质层，并且沟道层22经由结构C的上表面的一个侧部而暴露。可以通过 刻蚀衬底20、或通过在衬底20上形成存储块隔离绝缘层并随后刻蚀存储块隔离绝缘层，来 形成沟槽。图3A至3D是沿图2C中的第一方向截取的剖面图，用于说明根据本发明的第一个 示例性实施例的用于形成漏极选择线的方法。图3A至3D主要描述要形成漏极选择线的区 域，因此省略对诸如存储单元的部件的描述。参见图3A，在衬底30上交替地层叠多个层间电介质层31和沟道层32。将多个层间电介质层31和沟道层32图案化，以形成多个沟道结构C，并且相邻的 沟道结构C分别包括隔离的沟道层32。特别地，在最下层形成的沟道层32由绝缘层来隔 离，并且通过后续工艺分别与沟道接触相耦合。将多个层间电介质层31和沟道层32图案化为台阶状，以暴露多个沟道层32。在 所得结构的整个表面上形成第一层间电介质层33。在图3A中，WL_0至WL_N表示字线，SSL表示源极选择线，SL表示源极线。参见图3B，刻蚀第一电介质层33，以形成分别使多个沟道层32暴露的多个接触 孔。在多个接触孔中掩埋导电层，以形成分别与多个沟道层32相耦合的多个沟道接 触34。在此，可以将沟道接触34形成为在沟道结构C的两侧与各个沟道层32相耦合。在图:3B中，用附图标记33A表示在接触孔形成工艺期间被刻蚀了的第一层间电介质层。参见图3C，在形成有多个沟道接触34的所得结构上形成第二层间电介质层35。在第二层间电介质层35上形成用于漏极选择线的导电层36。导电层36包括彼此 平行并沿第二方向延伸的多个线图案，并且所述多个线图案被形成为分别覆盖多个沟道接 触34。在形成有导电层36的所得结构的整个表面上形成第三层间电介质层37。参见图3D，刻蚀第三层间电介质层37、导电层36、和第二层间电介质层35，以形成 分别使多个沟道接触；34暴露的多个沟槽。在图3D中，用附图标记35A表示在沟槽形成工艺期间被刻蚀了的第二层间电介质 层，用附图标记36A表示被刻蚀了的导电层，并且用附图标记37A表示被刻蚀了的第三层间 电介质层。在沟槽的内壁上形成栅极电介质层38，并且在形成有栅极电介质层38的沟槽中 掩埋沟道层。如此，将多个漏极选择线形成为单层。多个漏极选择线沿着与沟道结构C相 交叉的方向延伸，并且与沟道接触34垂直地耦合，从而分别与多个沟道层32相耦合。特别地，形成掩埋在漏极选择线中具有GAA结构的多个漏极选择晶体管。通过形 成具有GAA结构并包括柱状沟道39、包围沟道39的外周表面的栅极电介质层38、以及包围 其上形成有栅极电介质层38的沟道39的外周表面的栅电极的漏极选择晶体管，与平坦的 漏极选择晶体管相比，可以减少漏电流的发生。另外，可以改善漏极选择线的关断特性。另 外，由于多个漏极选择线形成在同一层上，因此降低了漏极选择线形成工艺的难度。随后，在形成有多个漏极选择线的第三层间电介质37A上形成多个位线BL。在漏极选择线之上形成多个位线BL，从而与漏极选择晶体管相耦合，并且多个位线BL彼此平行 并沿与沟道结构C相同的方向延伸、即沿第一方向延伸。根据本发明的第一示例性实施例，由于沟道接触34分别与沟道层32以及漏极选 择线相耦合，因此可以减小漏极选择线的面积。因此，可以提高存储器件的集成度。另外， 由于漏极选择晶体管被形成为具有GAA结构，在所述GAA结构中，柱状沟道的整个表面被栅 电极覆盖，因此可以改善漏极选择晶体管的导通/关断特性。图4A至4C是沿图2C中的第一方向截取的剖面图，用于说明根据本发明的第二个 示例性实施例的形成漏极选择线的方法。图4A至4C主要描述要形成漏极选择线的区域， 因此省略对诸如存储单元的部件的描述。参见图4A，在衬底40上交替地层叠多个层间电介质层41和沟道层42，然后将多 个层间电介质层41和沟道层42图案化为台阶状，以暴露多个沟道层42。在所得结构的整个表面上形成第一层间电介质层43，然后刻蚀第一层间电介质层 43以形成分别使多个沟道层42暴露的多个接触孔。在接触孔中掩埋导电层，以形成分别与 多个沟道层42相耦合的多个沟道接触44。使第一层间电介质层43凹陷至预定的深度，以暴露沟道接触44的上部。参见图4B，形成栅极电介质层45以包围沟道接触44的暴露的上部。例如，可以在 第一层间电介质层43的上表面以及暴露的沟道接触44上形成栅极电介质层45。另外，栅 极电介质层45可以包括通过氧化工艺或沉积工艺形成的氧化物层。图4B示出栅极电介质 层45是通过氧化工艺形成的情况，并且用附图标记44A表示利用氧化工艺而将上部氧化了 的沟道接触。当形成栅极电介质层45以包围沟道接触44A的上部时，由栅极电介质层45所包 围的沟道接触44A的上部用作要通过后续工艺形成的漏极选择晶体管的沟道。在栅极电介质层45上形成用于漏极选择线的导电层46。导电层46可以被形成为 覆盖漏极选择线形成区域。参见如4C，将导电层46图案化，以形成彼此平行并沿第二方向延伸的多个漏极选 择线。此时，可以调整刻蚀条件来刻蚀导电层46，使得漏极选择线的高度比栅极电介质层 45的高度低。在形成有漏极选择线的所得结构的整个表面上形成第二层间电介质层47。刻蚀第 二层间电介质层47和栅极电介质层45，以形成使漏极选择晶体管的沟道表面暴露的多个 接触孔。在多个接触孔中掩埋导电层，以形成与漏极选择晶体管的各个沟道相耦合的多个 接触48。在第二层间电介质层47上形成多个位线BL，以使多个位线BL沿与沟道结构C相 同的方向延伸、即沿第一方向延伸，而同时经由接触48与漏极选择晶体管相耦合。图5是沿图2C中的第一方向截取的剖面图，用于说明根据本发明的第三个示例性 实施例的形成漏极选择线的方法。图5主要描述要形成漏极选择线的区域，因此省略对诸 如存储单元的部件的描述。参见图5，在衬底50上交替地形成多个层间电介质层51和沟道层52，然后将多个 层间电介质层51和沟道层52图案化为台阶状，以使多个沟道层52暴露。
在所得结构上形成第一层间电介质层53，并随后刻蚀第一层间电介质层53，以形 成分别使多个沟道层52暴露的多个接触孔。在接触孔中掩埋导电层，以形成分别与多个沟 道层52相耦合的多个沟道接触M。使第一层间电介质层53凹陷至预定的深度，以暴露沟道接触M的上部，并且形成 栅极电介质层阳以包围沟道接触M的暴露的上部。在栅极电介质层55上形成用于漏极选择线的导电层，然后将导电层图案化，以形 成分别覆盖多个漏极接触M而同时彼此平行并沿第二方向延伸的多个漏极选择线。在形成有多个漏极选择线的所得结构上形成第二层间电介质层57，并且对所得结 构执行平坦化工艺，直到暴露漏极选择晶体管的沟道为止。将多个位线BL形成为沿与沟道结构C相同的方向延伸、即沿第一方向延伸，而同 时与沿第一方向布置的漏极选择晶体管的沟道相耦合。图6是沿图2C中的第一方向截取的剖面图，用于说明根据本发明的第四个示例性 实施例的形成漏极选择线的方法。图6主要描述要形成有漏极选择线的区域，因此省略对 诸如存储单元的部件的描述。参见图6，在衬底60上交替地形成多个层间电介质层61和沟道层62，然后将多个 层间电介质层61和沟道层62图案化为台阶状，以暴露多个沟道层62。在所得结构上形成第一层间电介质层63，并随后刻蚀第一层间电介质层63，以形 成分别使多个沟道层62暴露的多个接触孔。在多个接触孔中掩埋导电层，以形成分别与多 个沟道层62相耦合的多个沟道接触64。在形成有沟道接触64的所得结构上形成第二层间电介质层65，并且在第二层间 电介质层65上形成用于初级漏极选择线(primary drain selection line)的第一导电层 66。将第一导电层66形成为多个线图案，所述多个线图案彼此平行并沿第二方向延伸，并 覆盖多个沟道接触64中的一些沟道接触64。例如，将所述多个线图案形成为交替地覆盖多 个沟道接触64。在形成有第一导电层66的所得结构上形成第三层间电介质层67，并且在第三层 间电介质层67上形成用于次级漏极选择线(secondary drain selection line)的第二导 电层68。第二导电层68包括多个线图案，所述多个线图案彼此平行并沿第二方向延伸，并 覆盖多个沟道接触64中的其他的沟道接触64。例如，可以将第二导电层68布置为不与第
一导电层66重叠。在形成有第二导电层68的所得结构的整个表面上形成第四层间电介质层69。刻蚀第四层间电介质层69、第二导电层68、第三层间电介质层67、以及第二层间 电介质层65，或者刻蚀第四层间电介质层69、第三层间电介质层67、第一导电层66、以及第 二层间电介质层65，以形成分别使沟道接触64的表面暴露的多个沟槽。将所述多个沟槽形成为贯穿第一导电层66或第二导电层68。在沟槽的内壁上形成栅极电介质层70，并且在形成有栅极电介质层70的沟槽中 掩埋沟道层。如此，形成多个漏极选择线。即，形成了初级漏极选择线、掩埋在初级漏极选 择线中的初级漏极选择晶体管(primary drain selection transistor)、次级漏极选择 线、以及掩埋在次级漏极选择线中的次级漏极选择晶体管(secondary drain selection transistor)0
根据本发明的第三示例性实施例，形成了多层的漏极选择线。图6示出漏极选择 线形成于两层的示例情况。可以通过考虑漏极选择线的面积以及存储器件的集成度来决定 漏极选择线的层数。由于多层的漏极选择线的布置，可以进一步减小漏极选择线的面积。在第四层间电介质层69上形成多个位线BL，以使得多个位线BL彼此平行并沿与 沟道结构C相同的方向延伸、即沿第一方向延伸，而同时与漏极选择晶体管相耦合。图7是沿图2C中的第一方向截取的剖面图，用于说明根据本发明的第五个示例性 实施例的形成漏极选择线的方法。图7主要描述要形成有漏极选择线的区域，因此省略对 诸如存储单元的部件的描述。参见图7，在衬底80上交替地层叠多个层间电介质层81和沟道层82，然后将多个 层间电介质层81和沟道层82图案化为台阶状，以暴露多个沟道层82。在所得结构的整个表面上形成第一层间电介质层83，并随后刻蚀第一层间电介质 层83，以形成分别使多个沟道层82暴露的多个接触孔。在接触孔中掩埋导电层，以形成分 别与多个沟道层82相耦合的多个沟道接触84。在形成有沟道接触84的所得结构上形成第二层间电介质层85，并且在第二层间 电介质层85上形成用于初级漏极选择线的第一导电层86。第一导电层86具有彼此平行并 沿第二方向延伸的多个线图案，并且所述多个线图案中的每个被形成为覆盖至少两个相邻 的沟道接触84。在形成有第一导电层86的所得结构的整个表面上形成第三层间电介质层87。在第三层间电介质层87上形成用于次级漏极选择线的第二导电层88。第二导电 层88具有彼此平行并沿第二方向延伸的多个线图案，并且所述多个线图案中的每个被形 成为覆盖至少两个相邻的沟道接触84。特别地，可以将第二导电层88形成为与第一导电层 86共用一些沟道接触，并同时与相邻的第一导电层86重叠。在形成有第二导电层88的所得结构上形成第四层间电介质层89。刻蚀第四层间电介质层89、第二导电层88、第三层间电介质层87、第一导电层86、 以及第二层间电介质层85，以形成分别使多个沟道接触84的表面暴露的多个沟槽。将所述多个沟槽形成为贯穿第二导电层88和第一导电层86。在沟槽的内壁上形成栅极电介质层90，并且在形成有栅极电介质层90的沟槽中 掩埋沟道层。如此，形成多个漏极选择线。图7示出一个漏极选择线与两个沟道层82相耦合的情况。即，初级漏极选择线与 次级漏极选择线分别与两个沟道接触84相耦合，并被布置为彼此重叠。例如，当初级漏极 选择线⑤与第一沟道接触①和第二沟道接触②相耦合，并且初级漏极选择线⑥与第三沟道 接触③和第四沟道接触④相耦合时，次级漏极选择线⑦形成为与第二沟道接触②和第三沟 道接触③相耦合。因此，通过初级漏极选择线⑤、⑥和次级漏极选择线⑦的组合，可以选择 期望的沟道层82。S卩，初级漏极选择线和次级漏极选择线分别与至少两个沟道接触84相耦合，并且 彼此重叠以共用一些沟道接触84。在第四层间电介质层89上形成多个位线BL，以使得多个位线BL彼此平行沿与沟 道结构C相同的方向延伸、即沿第一方向延伸，并同时与漏极选择晶体管相耦合。图8是沿图2D中的第一方向截取的剖面图，用于说明根据本发明的第六个示例性实施例的形成漏极选择线的方法。图8主要描述要形成有漏极选择线的区域，因此省略对 诸如存储单元的部件的描述。参见图8，在衬底90上形成存储块隔离绝缘层100。刻蚀存储块隔离绝缘层100 的串形成区，以形成由预定的间距分隔开的多个沟槽。沿着沟槽的被刻蚀了的表面交替地形成多个层间电介质层91和沟道层92。此时， 沿着沟槽的内壁形成多个层间电介质层91和沟道层92。执行平坦化工艺，直至暴露存储块隔离绝缘层100的表面为止。然后，使沿着沟槽 的内壁顺序地层叠的多个沟道层92暴露。另外，在相邻的沟道中掩埋的多个层间电介质层 91和沟道层92借助于存储块隔离壁⑧而彼此隔离开。根据本发明的第六示例性实施例，可 以使多个沟道层92暴露而不需要独立的图案化工艺。在本示例性实施例中，描述了在将存储块隔离绝缘层100形成在衬底90上之后形 成沟槽。然而，本发明并非局限于此。另外，在通过刻蚀衬底90形成沟槽之后，可以交替地 层叠多个层间电介质层91和沟道层92。在此情况下，可以在形成层间电介质层91之后形 成沟道层92。在所得结构的整个表面上形成第一层间电介质层93，然后刻蚀第一层间电介质层 93以形成分别使多个沟道层92暴露的多个接触孔。在接触孔中掩埋导电层，以形成分别与 多个沟道层92相耦合的多个沟道接触94。在形成有沟道接触94的所得结构上形成第二层间电介质层95，并且在第二层间 电介质层95上形成用于漏极选择线的导电层96。导电层96包括多个线图案，所述多个线 图案彼此平行并沿第二方向延伸，并且分别覆盖多个沟道接触94。在形成有导电层96的所得结构的整个表面上形成第三层间电介质层97。刻蚀第三层间电介质层97、导电层96、以及第二层间电介质层95，以形成多个沟 槽，并且在沟槽的内壁上形成栅极电介质层98。在其中形成有栅极电介质层98的沟槽中掩 埋沟道层。如此，将多个漏极选择线形成为分别经由多个沟道接触94而与多个沟道层92 相耦合。将多个位线BL形成为彼此平行并沿第一方向延伸。根据本发明的示例性实施例，形成了这样的漏极选择晶体管包括柱状沟道、包围 沟道的外周表面的栅极电介质层、以及包围形成有栅极电介质层的沟道的外周表面的栅电 极，使得漏极选择晶体管具有GAA结构。因此，与平坦的漏极选择晶体管相比，可以减少泄 漏电流的发生。另外，可以改善漏极选择晶体管的关断特性。另外，由于多个漏极选择晶体 管形成于同一层，因此降低了漏极选择线形成工艺的难度。另外，由于多个沟道层分别经由沟道接触而与多个漏极选择线相耦合，因此可以 减小漏极选择线的面积。因此，可以提高存储器件的集成度。另外，由于漏极选择晶体管被 形成为具有GAA结构，在所述GAA结构中，栅电极包围柱状沟道的整个表面，因此可以改善 漏极选择晶体管的导通/关断特性。在下文中，参照图9A至9C，将基于参照图5至图7——即第一至第五示例性实施 例——而进行的描述来详细说明根据本发明的示例性实施例的漏极选择线和漏极选择晶 体管。为了便于解释，图9A至9C主要描述漏极选择线和漏极选择晶体管，因此不详细示出 诸如存储单元的部件。
根据下面描述的本发明的示例性实施例，选择线可以由低电阻的金属性层形成， 以便降低其电阻。另外，可以在选择线与选择晶体管的栅极电介质层之间插入由多晶硅层 形成的栅电极，以实质地防止选择线与栅极电介质层之间的直接接触，从而实质地防止当 由低电阻的金属性层来形成选择线时可能出现的漏极选择晶体管故障。图9A是可以参照图5来描述的根据本发明的示例性实施例的具有漏极选择线和 漏极选择晶体管的3D非易失性存储器件的剖面图。参见图9A，根据本发明的示例性实施例的3D非易失性存储器件包括多个沟道结 构C、第一层间电介质层203、多个沟道接触204、多个漏极选择线206、以及多个漏极选择晶 体管DST。沟道结构C中的每个包括交替层叠在衬底200上的多个沟道层202和层间电介 质层201。第一层间电介质层203形成在衬底200上，从而覆盖所述多个沟道结构C。通过 贯穿第一层间电介质层203而形成多个沟道接触204，并且多个沟道接触204在沟道结构C 的两侧分别与多个沟道层202耦合。漏极选择线206形成为跨过沟道结构C，并且包括例如 金属性层的低电阻材料。具有GAA结构的多个漏极选择晶体管DST形成为贯穿漏极选择线 206，且与沟道接触204相耦合。在此，例如金属性层的低电阻材料包括从金属层、金属氧化 物层、金属氮化物层、和金属硅化物层中选择的任何一种，或者这些层的多层。另外，根据本发明的示例性实施例的3D非易失性存储器件还包括第二层间电介 质层205和位线BL。第二层间电介质层205形成在第一层间电介质层203上，从而覆盖所 述多个漏极选择线206和漏极选择晶体管DST ；而位线BL形成在漏极选择线206之上，即 形成在第二层间电介质层205上，从而跨过漏极选择线206，并与漏极选择晶体管DST相耦合。具有GAA结构的漏极选择晶体管DST中的每个包括与沟道接触204垂直地耦合的 柱状沟道209、包围柱状沟道209的栅极电介质层208、以及包围栅极电介质层208的栅电 极207。栅电极207可以由硅层形成，以实质地防止由金属性层形成的漏极选择线206与栅 极电介质层208接触，并改善它们之间的接触特性。例如，所述硅层可以包括多晶硅层。在本发明的示例性实施例中，漏极选择线206形成为包围栅电极207。在此，包括 金属性层的漏极选择线206不仅用作互连，而且还在与栅电极207相接触的区域中用作漏 极选择晶体管DST的另一个栅电极。此时，由于金属性层具有比硅层低的电阻，因此可以通 过漏极选择线206来改善漏极选择晶体管DST的栅电极207的电阻特性。其结果是，可以 改善漏极选择晶体管DST的操作特性。漏极选择线206具有包围漏极选择晶体管DST的栅电极207并且与沿第二方向布 置的栅电极207相耦合的结构。另外，漏极选择线206具有沿着与沟道结构C相交叉的方 向延伸的结构。在具有上述结构的3D非易失性存储器件中，由于漏极选择晶体管DST具有GAA结 构，因此与平坦的漏极选择晶体管相比，可以减少泄漏电流的发生。另外，可以改善漏极选 择晶体管DST的关断特性。另外，可以减小漏极选择晶体管DST所占用的面积，从而增加存 储器件的集成度。另外，由于多个漏极选择线206和漏极选择晶体管DST布置在同一层，因 此可以降低用于形成漏极选择线206和漏极选择晶体管DST的工艺的难度。另外，由于漏 极选择线206是由低电阻的金属性层形成的，因此可以改善漏极选择线206的信号传输性 能。另外，由于包围柱状沟道209的栅极电介质层208被由硅层所形成的栅电极207包围，并且由金属性层形成的漏极选择线206具有包围栅电极207的结构，因此可以实质地防止 由于栅极电介质层208与漏极选择线206的直接接触而导致的漏极选择晶体管的故障。图9B是可以参照图6来描述的根据本发明的另一个示例性实施例的具有漏极选 择线和漏极选择晶体管的3D非易失性存储器件的剖面图。在下文，为了便于解释，将使用 与图9A相同的附图标记来表示与图9A相同的部件。参见图9B，根据本发明的另一个示例性实施例的3D非易失性存储器件包括多个 沟道结构C、第一层间电介质层203、多个沟道接触204、多个初级漏极选择线206和多个次 级漏极选择线211、以及多个漏极选择晶体管DST。沟道结构C中的每个包括交替层叠在衬 底200上的多个沟道层202和层间电介质层201。第一层间电介质层203形成在衬底200 上，从而覆盖所述多个沟道结构C。多个沟道接触204贯穿第一层间电介质层203而形成， 并且在沟道结构C的两侧分别与多个沟道层202耦合。初级漏极选择线206和次级漏极选 择线211跨过沟道结构C，并且由金属性层形成。漏极选择晶体管DST通过贯穿初级漏极选 择线206或次级漏极选择线211而与沟道接触204相耦合，并且漏极选择晶体管DST具有 GAA结构。根据本发明的示例性实施例的3D非易失性存储器件还包括位线BL，所述位线BL 形成在初级漏极选择线206和次级漏极选择线211之上，跨过初级漏极选择线206和次级 漏极选择线211，并且与漏极选择晶体管DST相耦合。下面详细描述对初级漏极选择线206和次级漏极选择线211的布置。初级漏极选 择线206形成在第一层间电介质层203上，并且经由漏极选择晶体管DST而与多个沟道接 触204中的一些沟道接触204相耦合。次级漏极选择线211形成在第二层间电介质层205 上，经由漏极选择晶体管DST而与其他的沟道接触204相耦合，并且被布置为不与初级漏极 选择线206重叠。根据本发明的示例性实施例的3D非易失性存储器件还包括覆盖次级漏 极选择线211的第三层间电介质层210。具有GAA结构的漏极选择晶体管DST包括与沟道接触204垂直耦合的柱状沟道 209、包围柱状沟道209的栅极电介质层208、以及包围栅极电介质层208的栅电极207。栅 电极207可以由硅层形成，以实质地防止由金属性层形成的初级漏极选择线206和次级漏 极选择线211与栅极电介质层208相接触，从而改善它们之间的接触特性。例如，硅层可以
包括多晶硅层。在本发明的示例性实施例中，初级漏极选择线206和次级漏极选择线211形成为 包围栅电极207。包括金属性层的初级漏极选择线206和次级漏极选择线211不仅用作互 连，而且还在与栅电极207相接触的区域中用作漏极选择晶体管DST的另一个栅电极。此 时，由于金属性层具有比硅层低的电阻，因此可以通过初级漏极选择线206和次级漏极选 择线211来改善漏极选择晶体管DST的栅电极207的电阻特性。其结果是，可以改善漏极 选择晶体管DST的操作特性。初级漏极选择线206和次级漏极选择线211具有包围漏极选择晶体管DST的栅电 极207并与沿第二方向布置的栅电极207耦合的结构。另外，初级漏极选择线206和次级 漏极选择线211具有沿着与沟道结构C相交叉的方向延伸的结构。图9B中具有上述结构的3D非易失性存储器件可以表现出图9A所示的3D非易 失性存储器件所实现的效果。另外，由于初级漏极选择线206和次级漏极选择线211布置 得彼此不重叠并且位于不同的层，因此可以更易于保证每层所形成的漏极选择线之间的距离，由此降低形成工艺的难度。另外，图9B所示的3D非易失性存储器件具有的优点是，与 图9A所示的3D非易失性存储器件相比，可以减小漏极选择线所占用的面积。作为参考，图9B图示出漏极选择线形成于两层的示例情况。然而，这是为了便于 解释而提供的实例，也可以通过考虑要形成漏极选择线的区域以及存储器件的集成度来决 定漏极选择线的层数。图9C是可以参照图7来描述的根据本发明的另一个示例性实施例的具有漏极选 择线和漏极选择晶体管的3D非易失性存储器件的剖面图。在下文，为了便于解释，将使用 与图9A和9B相同的附图标记来表示与图9A和9B相同的部件。参见图9C，根据本发明的示例性实施例的3D非易失性存储器件包括多个沟道结 构C、第一层间电介质层203、多个沟道接触204、多个初级漏极选择线212和多个次级漏极 选择线213、以及多个漏极选择晶体管DST。沟道结构C中的每个包括交替层叠在衬底200 上的多个沟道层202和层间电介质层201。第一层间电介质层203形成在衬底200上，以覆 盖多个沟道结构C。多个沟道接触204贯穿第一层间电介质层203而形成，并且在沟道结构 C的两侧分别与多个沟道层202耦合。初级漏极选择线212和次级漏极选择线213横跨在 沟道结构C上方，并且由金属性层形成。漏极选择晶体管DST贯穿初级漏极选择线212或 次级漏极选择线213而与沟道接触204相耦合，并且具有GAA结构。根据本发明的示例性 实施例的3D非易失性存储器件还包括位线BL，所述位线BL形成在初级漏极选择线212和 次级漏极选择线213之上，以跨过初级漏极选择线212和次级漏极选择线213，并且所述位 线BL与漏极选择晶体管DST相耦合。下面描述对初级漏极选择线212和次级漏极选择线213的布置。初级漏极选择线 212中的每个形成在第一层间电介质层203上，并且经由漏极选择晶体管DST而与多个沟 道接触204中的至少两个相邻的沟道接触204相耦合。次级漏极选择线213中的每个形成 在第二层间电介质层205上，并且经由漏极选择晶体管DST而与多个沟道接触204中的至 少两个相邻的沟道接触204相耦合。根据本发明的示例性实施例的3D非易失性存储器件 还包括覆盖次级漏极选择线213的第三层间电介质层210。也就是说，初级漏极选择线212 和次级漏极选择线213分别与至少两个沟道接触204相耦合，并且具有彼此重叠的结构，以 共用一些沟道接触204。更具体而言，初级漏极选择线212和次级漏极选择线213分别与至少两个沟道接 触204相耦合，并且被布置为彼此重叠。例如，当初级漏极选择线⑤与第一沟道接触①和第 二沟道接触②相耦合，并且初级漏极选择线⑥与第三沟道接触③和第四沟道接触④相耦合 时，次级漏极选择线⑦可以与第二沟道接触②和第三沟道接触③相耦合。因此，可以通过初 级漏极选择线⑤、⑥以及次级漏极选择线⑦的组合来选择期望的沟道层202。具有GAA结构的漏极选择晶体管DST包括与沟道接触204垂直耦合的柱状沟道 209、包围柱状沟道209的栅极电介质层208、以及包围栅极电介质层208的栅电极207。栅 电极207可以由硅层形成，以实质地防止由金属性层形成的初级漏极选择线212和次级漏 极选择线213与栅极电介质层208相接触，从而改善它们之间的接触特征。例如，硅层可以 包括多晶硅层。在本发明的示例性实施例中，初级漏极选择线212和次级漏极选择线213形成为 包围栅电极207。包括金属性层的初级漏极选择线212和次级漏极选择线213不仅用作互
20连，而且还在与栅电极207相接触的区域中用作漏极选择晶体管DST的另一个栅电极。此 时，由于金属性层具有比硅层低的电阻，因此可以通过初级漏极选择线212和次级漏极选 择线213来改善漏极选择晶体管DST的栅电极207的电阻特性。其结果是，可以改善漏极 选择晶体管DST的操作特性。初级漏极选择线212和次级漏极选择线213具有包围漏极选择晶体管DST的栅电 极207并且与沿第二方向布置的栅电极207相耦合的结构。另外，初级漏极选择线212和 次级漏极选择线213具有沿着与沟道结构C相交叉的方向延伸的结构。图9C中的具有上述结构的3D非易失性存储器件可以表现出图9A所示的3D非 易失性存储器件所实现的效果。另外，由于初级漏极选择线212和次级漏极选择线213布 置在不同的层中，分别与至少两个或更多个沟道接触204相耦合，并且共用一些沟道接触 204，因此可以更易于保证在每层所形成的漏极选择线之间的距离，从而降低形成工艺的难 度。另外，由于与图9A和9B所示的3D非易失性存储器件相比增加了漏极选择线的容量， 因此图9C所示的3D非易失性存储器件具有的优点是，可以有效地改善漏极选择线的信号 传输特性，并且可以减少形成漏极选择线所占用的面积。下面将详细描述用于制造图9A至9C的漏极选择线和漏极选择晶体管的方法。为 了便于解释，以用于制造具有图9A所示的结构的3D非易失性存储器件的方法为例。相应 地，基于下面描述的方法，本领域技术人员将会容易理解用于制造具有图9B和9C所示的结 构的3D非易失性存储器件的方法。图IOA至IOF是说明根据本发明的示例性实施例的用于制造3D非易失性存储器 件的方法的剖面图。图IOA至IOF是沿着图2C的第一方向截取的，并且图IOA至IOF主要 描述要形成漏极选择线的区域，因此省略对诸如存储单元的部件的描述。参见图10A，在衬底300上交替地层叠多个层间电介质301和沟道层302。将多个 层间电介质层301和沟道层302图案化，以形成多个沟道结构C，并且相邻的沟道结构C分 别包括被隔离开的沟道层302。特别地，形成在最下层的沟道层302被层间电介质层301彼 此隔离开，并且各个沟道层302通过后续的工艺而与沟道接触相耦合。将多个层间电介质层301和沟道层302图案化为台阶状，以暴露多个沟道层302。 在所得结构的整个表面上形成第一电介质层303。在图IOA中，WL_0至WL_N表示字线，SSL 表示源极选择线，SL表示源极线。刻蚀第一层间电介质层303，以形成分别使多个沟道层302暴露的多个接触孔，并 且在所述多个接触孔中掩埋导电层，以形成分别与多个沟道层302相耦合的多个沟道接触 304。可以将沟道接触304形成为在沟道结构C的两侧分别与所述多个沟道层302相耦合。参见图10B，在形成有多个沟道接触304的所得结构上形成第二层间电介质层 305，并且在第二层间电介质层305上形成多个漏极选择线306。此时，漏极选择线306可以 包括多个线图案，通过以下工艺来形成所述多个线图案在第二层间电介质层305的整个 表面上沉积用于漏极选择线的导电层，然后选择性地刻蚀导电层，以形成彼此平行并沿第 二方向延伸的多个线图案。将多个漏极选择线306形成为覆盖沿着第二方向而布置的沟道 接触304。漏极选择晶体管306由低电阻的导电金属性层形成，以改进存储器件的信号传输 特性。导电金属性层包括从诸如W或铜Cu的金属层、诸如IiO2的金属氧化物层、诸如TiN的金属氮化物层、以及诸如WSixW金属硅化物层中选择的任何一种，或者层叠有两种或更 多种这些层的多层。作为参考，在现有的3D非易失性存储器件使用多晶硅层作为漏极选择 线306的情况下，存储器件的信号传输特性由于多晶硅层的高电阻而变差。在形成有漏极选择线306的所得结构的整个表面上形成第三层间电介质层307。参见图10C，选择性地刻蚀第三层间电介质层307和漏极选择线306，以形成使多 个沟道接触304之上的第二层间电介质层305暴露的多个孔308。也就是说，孔308具有贯 穿漏极选择线306的中心并且使沟道接触304之上的第二层间电介质层305暴露的结构。 在下文，分别用附图标记307A和306A表示经刻蚀的第三层间电介质层307以及和经刻蚀 的漏极选择线306。孔308提供了要形成用于漏极选择晶体管的栅电极、栅极电介质层、以及柱状沟 道的空间，并且孔308被形成为具有比沟道接触304宽而比漏极选择线306窄的宽度。参见图10D，沿着形成有孔308的所得结构的表面形成例如硅层的栅极导电 层。例如，以使得栅极导电层保留在孔308的侧壁上的方式来执行例如回蚀工艺的减薄 (slimming)工艺，从而形成由硅层形成的漏极选择晶体管的栅电极309。参见图10E，以将栅电极309的上表面设置为比第三层间电介质层307A的上表面 低的高度的方式，对栅电极309进行过刻蚀(over-etch)。执行此工艺是为了防止栅电极 309与要由后续工艺形成的位线之间发生短路。在此，将栅电极309的上表面设置为比漏极 选择线306A的上表面高的高度，从而阻止漏极选择线306A与要由后续工艺形成的栅极电 介质层的直接接触。在下文，用附图标记309A表示被过刻蚀了的栅电极309。刻蚀在形成栅电极309A之后经由孔308而暴露的第二层间电介质层305，以暴露 沟道接触304。在下文中，用附图标记308A表示被延伸而暴露沟道接触304的孔308，并且 用附图标记305A表示被刻蚀了的第二层间电介质层305。与此同时，可以按照如上所述单独执行或者同时执行栅电极309A的过刻蚀工艺， 以及用于使沟道接触304暴露的第二层间电介质层305的刻蚀工艺。参见图10F，沿着形成有栅电极309A的所得结构的表面形成绝缘层310，并且执行 例如回蚀工艺的减薄工艺，以在孔308A的侧壁上形成栅极电介质层310。此时，由金属性层 形成的漏极选择线306A借助于在孔308A的侧壁上形成的栅电极309A而不与栅极电介质 层310接触。用沟道层填充形成有栅极电介质层310的孔308A，以形成多个柱状沟道311。相 应地，多个漏极选择线306A被布置在同一层中，并且具有GAA结构的多个漏极选择晶体管 DST贯穿漏极选择线而形成，从而与沟道接触304相耦合。多个漏极选择线306A沿与沟道 结构C相交叉的方向延伸、即沿第二方向延伸，并且经由贯穿漏极选择线306A的漏极选择 晶体管DST而与沟道接触304和沟道层302相耦合。结果是，漏极选择晶体管DST具有这样的结构所述结构包括与沟道接触304相耦 合的柱状沟道311、包围柱状沟道311的栅极电介质层310、以及包围栅极电介质层310并 由硅层形成的栅电极309A，而漏极选择线306A包围栅电极309A并由低电阻金属性层形成。在形成有漏极选择线306A的第三层间电介质层307A上形成多个位线BL。多个位 线BL形成在漏极选择线306A之上，与漏极选择晶体管DST相耦合，并且彼此平行并沿与沟 道结构C相同的方向延伸、即沿第一方向延伸。
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图IlA至IlE是说明根据本发明的另一个示例性实施例的用于制造3D非易失性 存储器件的方法的剖面图。图IlA至IlE是沿着图2C的第一方向截取的，并且图IlA至 IlE主要描述要形成漏极选择线的区域，因此省略对诸如存储单元的部件的描述。参见图11A，在衬底400上交替地层叠多个层间电介质401和沟道层402。将多个 层间电介质层401和沟道层402图案化，以形成多个沟道结构C，并且相邻的沟道结构C分 别包括被隔离开的沟道层402。特别地，形成在最下层的沟道层402被层间电介质层401彼 此隔离开，并且各个沟道层402通过后续的工艺与沟道接触相耦合。将多个层间电介质层401和沟道层402图案化为台阶状，以暴露沟道层402。在所 得结构的整个表面上形成第一电介质层403。在图IOA中，WL_0至WL_N表示字线，SSL表 示源极选择线，SL表示源极线。刻蚀第一层间电介质层403，以形成分别使多个沟道层402暴露的多个接触孔。在 下文中，用附图标记403A表示形成有接触孔的第一层间电介质层403。在所述多个接触孔中掩埋导电层，以形成分别与多个沟道层402相耦合的多个沟 道接触404。可以将沟道接触404形成为在沟道结构C的两侧分别与所述多个沟道层402 相耦合。参见图11B，使第一层间电介质层403A凹陷至预定的厚度，使得沟道接触404的一 部分从第一层间电介质层403A突出。此时，沟道接触404的从第一层间电介质层403A突 出的一部分用作漏极选择晶体管的柱状沟道404A。在下文，用附图标记4(X3B表示凹陷的第 一层间电介质层403A。在柱状沟道404A的表面上形成栅极电介质层405。此时，栅极电介质层405可以 由从氧化物层、氮化物层、以及氧氮化物层中选择的任何一种单层形成，或者由层叠有两种 或更多种这些层的多层形成。例如，当要由氧化物层来形成栅极电介质层405时，可以通过 将柱状沟道404A的表面氧化或通过执行氧化物沉积工艺来形成栅极电介质层405。参见图11C，沿着形成有栅极电介质层405的所得结构的表面形成栅极导电层，并 且执行例如回蚀工艺的减薄工艺，以形成包围柱状沟道404A的侧壁的栅电极406，栅电极 406与柱状沟道404A之间具有栅极电介质层405。此时，栅电极406可以由例如多晶硅层 的硅层形成。另外，以将栅电极406的上表面设置为比柱状沟道404A的上表面低的高度的 方式，来形成栅电极406。如此，形成了具有GAA的多个漏极选择晶体管DST。参见图1ID，将用于漏极选择线的导电层形成为将柱状沟道404A之间的空间部分 地填充。也就是说，在第一层间电介质层4(X3B上形成导电层，使得所述导电层具有比栅电 极406薄的厚度。此时，用于漏极选择线的导电层由低电阻金属性层形成。可以由以下的 一系列工艺来形成导电层在衬底400的整个表面上沉积导电层，然后执行例如回蚀工艺 的减薄工艺。选择性地刻蚀部分地填充柱状沟道404A之间的空间的用于漏极选择线的导电 层，以形成多个漏极选择线407，所述多个漏极选择线407包围各个栅电极406，并与沿第二 方向布置的多个栅电极406耦合。也就是说，漏极选择线407具有沿第二方向延伸并经由 贯穿漏极选择线407的漏极选择晶体管DST而与沟道接触404相耦合的结构。结果是，漏极选择晶体管DST具有这样的结构所述结构包括与沟道接触404相耦合的柱状沟道404A、包围柱状沟道404A的栅极电介质层405、以及包围栅极电介质层405 且由硅层形成的栅电极406。另外，漏极选择线407具有包围栅电极406的结构，并且漏极 选择线407由低电阻金属性层形成。参见图IlE，在第一层间电介质层40 上形成第二层间电介质层408，并且执行平 坦化工艺，直至暴露柱状沟道404A的上表面为止。此时，可以使用化学机械抛光(CMP)工 艺作为平坦化工艺。在第二电介质层408上形成多个位线BL，以使多个位线BL跨过多个漏极选择线 407，而同时与漏极选择晶体管DST相耦合。根据本发明的示例性实施例，由于选择线由低电阻金属性层形成，因此可以改善 选择线的信号传输特性。另外，借助于由硅层形成的栅电极而将包围着柱状沟道的栅极电 介质层包围，并且由金属性层形成的选择线包围着栅电极。因此，可以实质地防止由于栅极 电介质层与由金属性层形成的选择线直接接触而导致的选择晶体管的故障。如上所述，根据本发明的示例性实施例的3D非易失性存储器件及其制造方法使 多个选择线经由多个沟道接触而与多个沟道层耦合，从而减小选择晶体管的面积，并抑制 选择晶体管中的泄漏电流的发生。另外，根据本发明的示例性实施例的选择晶体管被形成为具有全包围栅极(GAA)， 因此与平坦的选择晶体管相比，减少了泄漏电流的发生。此外，可以改善选择晶体管的关断 特性。由于多个漏极选择线形成于同一层，因此降低了漏极选择线形成工艺的难度。另外，多个选择线和多个选择晶体管形成在同一层，因此可以简化用于形成选择 线和选择晶体管的工艺。另外，本发明的示例性实施例的选择线由低电阻金属性层形成，以改善选择线的 信号传输特性。另外，本发明的示例性实施例的栅电极由硅层形成，并插在选择线与选择晶体管 的栅极电介质层之间，以便实质地防止选择线与栅极电介质层之间的直接接触，从而实质 地防止在当由低电阻金属性层来形成选择线时可能发生的选择晶体管故障。虽然已经参照具体的实施例描述了本发明，但是对于本领域技术人员而言明显的 是，在不脱离所附权利要求所限定的本发明的主旨和范围的前提下，可以进行各种变化和 修改。
权利要求
1.一种3D非易失性存储器件，包括多个沟道结构，所述多个沟道结构中的每个包括交替层叠的多个沟道层和多个层间电 介质层；多个沟道接触，所述多个沟道接触分别与所述多个沟道层相耦合；以及 多个选择线，所述多个选择线与所述多个沟道接触垂直地耦合并跨过所述多个沟道结构。
2.如权利要求1所述的3D非易失性存储器件，还包括多个选择晶体管，所述多个选择 晶体管掩埋在所述多个选择线中，且与所述沟道接触相耦合。
3.如权利要求2所述的3D非易失性存储器件，其中，所述选择晶体管具有全包围栅极 结构。
4.如权利要求2所述的3D非易失性存储器件，其中，所述选择晶体管中的每个包括与 所述多个沟道接触中相应的沟道接触相耦合的柱状沟道。
5.如权利要求2所述的3D非易失性存储器件，其中，所述选择晶体管中的每个包括 柱状沟道，所述柱状沟道与所述多个沟道接触中相应的沟道接触相耦合；栅极电介质层，所述栅极电介质层包围所述柱状沟道；以及 栅电极，所述栅电极包围所述栅极电介质层。
6.如权利要求2所述的3D非易失性存储器件，还包括位线，所述位线形成在所述选择 线之上，经由所述选择晶体管与所述沟道接触相耦合，并跨过所述选择线。
7.如权利要求6所述的3D非易失性存储器件，其中，所述位线沿与所述沟道结构相同 的方向延伸。
8.如权利要求1所述的3D非易失性存储器件，其中，所述选择线中的每个是漏极选择线。
9.如权利要求1所述的3D非易失性存储器件，其中，所述选择线被形成为单层，且分别 与所述多个沟道接触相耦合。
10.如权利要求1所述的3D非易失性存储器件，其中，所述选择线被形成为多介层。
11.如权利要求10所述的3D非易失性存储器件，其中，所述选择线包括 多个第一选择线，所述多个第一选择线分别与一个或更多个沟道接触相耦合；以及 多个第二选择线，所述多个第二选择线在所述第一选择线之上形成，并分别与其他的沟道接触相耦合，其中所述第一选择线与所述第二选择线彼此不重叠。
12.如权利要求10所述的3D非易失性存储器件，其中，所述选择线包括多个第一选择线，所述多个第一选择线中的每个与至少两个相邻的沟道接触相耦合；以及多个第二选择线，所述多个第二选择线形成在所述第一选择线之上，并且所述多个第 二选择线中的每个与至少两个相邻的沟道接触相耦合，其中所述第一选择线与所述第二选 择线部分地共用沟道接触。
13.如权利要求1所述的3D非易失性存储器件，其中，所述沟道结构被图案化为台阶状 以暴露所述多个沟道层。
14.如权利要求1所述的3D非易失性存储器件，其中，所述多个沟道层和所述多个层间 电介质层沿着通过对衬底进行刻蚀而形成的沟槽的被刻蚀的表面交替地层叠，以形成所述多个沟道结构。
15.如权利要求1所述的3D非易失性存储器件，其中，相邻的所述沟道结构的沟道层彼 此隔离开，而形成在最下层的沟道层由所述层间电介质层隔离开。
16.一种制造3D非易失性存储器件的方法，包括以下步骤形成多个沟道结构，所述多个沟道结构中的每个包括交替层叠的多个沟道层和多个层 间电介质层；形成分别与所述多个沟道层相耦合的多个沟道接触；以及形成与所述多个沟道接触垂直耦合并跨过所述多个沟道结构的多个选择线。
17.如权利要求16所述的方法，在形成多个选择线的步骤之后，还包括以下步骤形成 多个选择晶体管，所述多个选择晶体管掩埋在所述多个选择线中，与所述沟道接触相耦合， 并具有全包围栅极结构。
18.如权利要求16所述的方法，其中，形成多个沟道结构的步骤包括以下步骤 在衬底之上交替地层叠所述多个沟道层和所述多个层间电介质层；以及以将相邻的沟道结构中所包括的沟道层彼此隔离开的方式刻蚀所述多个沟道层和所 述多个层间电介质层来形成所述多个沟道结构。
19.如权利要求18所述的方法，其中，形成多个沟道结构的步骤包括以下步骤将被刻 蚀了的所述沟道层和所述层间电介质层图案化为台阶状，以暴露所述多个沟道层。
20.如权利要求16所述的方法，其中，形成多个沟道结构的步骤包括以下步骤 通过刻蚀衬底来形成沟槽；以及沿着所述沟槽的被刻蚀了的表面交替地层叠所述多个沟道层和所述多个层间电介质层。
21.如权利要求16所述的方法，其中，形成多个沟道结构的步骤包括以下步骤 在衬底之上形成存储块隔离绝缘层；通过刻蚀所述存储块隔离绝缘层以形成沟槽；以及沿着所述沟槽的被刻蚀了的表面交替地层叠所述多个沟道层和所述多个层间电介质层。
22.如权利要求16所述的方法，其中，形成多个选择线的步骤包括以下步骤 在形成有所述沟道接触的所得结构上形成第一层间电介质层；在所述第一层间电介质层之上形成用于所述选择线的多个导电层；以及 在形成有所述多个导电层的所得结构之上形成第二层间电介质层。
23.如权利要求22所述的方法，在形成第二层间电介质层的步骤之后，还包括以下步骤刻蚀所述第二层间电介质层、所述导电层、以及所述第一层间电介质层，来形成分别使 所述沟道接触的表面暴露的多个沟槽；在所述沟槽的内壁上形成栅极电介质层；以及在形成有所述栅极电介质层的所述多个沟槽中填充沟道层，来形成具有全包围栅极结 构的多个选择晶体管。
24.如权利要求23所述的方法，在形成所述多个选择晶体管的步骤之后，还包括以下 步骤在所述第三层间电介质层之上形成位线，所述位线与所述选择晶体管相耦合，并沿着与所述沟道结构相同的方向延伸。
25.如权利要求16所述的方法，其中，形成多个沟道接触的步骤包括以下步骤 在形成有所述多个沟道结构的所得结构之上形成第一层间电介质层；选择性地刻蚀所述第一层间电介质层来形成多个接触孔，所述接触孔分别使所述多个 沟道层暴露；以及在所述多个接触孔中填充导电层，来形成所述多个沟道接触。
26.如权利要求25所述的方法，其中，形成多个选择线的步骤包括以下步骤将所述多个沟道接触之间的所述第一层间电介质层刻蚀至预定的深度，使所述沟道接 触的上部暴露；在暴露的所述沟道接触和所述第一层间电介质层之上形成栅极电介质层； 在形成有所述栅极电介质层的所得结构之上形成用于所述选择线的导电层；以及 将所述导电层图案化，来形成所述多个选择线以及掩埋在所述选择线中且具有全包围 栅极结构的多个选择晶体管。
27.如权利要求沈所述的方法，在形成所述多个选择线和多个选择晶体管的步骤之 后，还包括以下步骤在形成有所述选择线和所述选择晶体管的所得结构的整个表面之上形成第二层间电 介质层；刻蚀所述第二层间电介质层和所述栅极电介质层，来形成使所述沟道接触暴露的多个 沟槽；在所述多个沟槽中填充导电层，来形成多个接触；以及在所述第二层间电介质层之上形成位线，所述位线经由所述接触与所述选择晶体管相 耦合并沿与所述沟道结构相同的方向延伸。
28.如权利要求沈所述的方法，在形成所述多个选择线和多个选择晶体管的步骤之 后，还包括以下步骤在形成有所述选择线和所述选择晶体管的所得结构的整个表面之上形成第二层间电 介质层；在形成有所述第二层间电介质层的所得结构上执行平坦化工艺，直至暴露所述沟道接 触为止；以及形成位线，所述位线经由所述沟道接触与所述选择晶体管相耦合并沿与所述沟道结构 相同的方向延伸。
29.如权利要求16所述的方法，其中，形成多个选择线的步骤包括以下步骤 在形成有所述沟道接触的所得结构之上形成第一层间电介质层；以使用于第一选择线的第一导电层位于所述多个沟道接触中的一个或更多个沟道接 触之上的方式在所述第一层间电介质层之上形成所述第一导电层； 在形成有所述第一导电层的所得结构之上形成第二层间电介质层； 以使用于第二选择线的第二导电层位于所述多个沟道接触中的其他的沟道接触之上 的方式，在形成有所述第二层间电介质层的所得结构之上形成所述第二导电层；以及 在形成有所述第二导电层的所得结构之上形成第三层间电介质层。
30.如权利要求四所述的方法，在形成第三层间电介质层的步骤之后，还包括以下步骤刻蚀所述第三层间电介质层、所述第二层间电介质层、所述第一导电层、以及第一层间 电介质层，或者刻蚀所述第三层间电介质层、所述第二导电层、所述第二层间电介质层、以 及所述第一层间电介质层，来形成分别使所述沟道接触的表面暴露的多个沟槽； 在所述沟槽的内壁上形成栅极电介质层；以及在形成有所述栅极电介质层的所述多个沟槽中填充沟道层，来形成具有全包围栅极结 构的多个选择晶体管。
31.如权利要求30所述的方法，在形成多个选择晶体管的步骤之后，还包括以下步骤 在所述第三层间电介质层之上形成位线，所述位线与所述选择晶体管耦合，并沿与所述沟 道结构相同的方向延伸。
32.如权利要求16所述的方法，其中，形成多个选择线的步骤包括以下步骤 在形成有所述沟道接触的所得结构之上形成第一层间电介质层；以使用于第一选择线的第一导电层覆盖至少两个相邻的沟道接触的方式在所述第一 层间电介质层之上形成所述第一导电层；在形成有所述第一导电层的所得结构之上形成第二层间电介质层； 以使用于第二选择线的第二导电层覆盖至少两个相邻的沟道接触并与所述第一导电 层重叠以共用一些沟道接触的方式，在形成有所述第二层间电介质层的所得结构之上形成 所述第二导电层；以及在形成有所述第二导电层的所得结构之上形成第三层间电介质层。
33.如权利要求32所述的方法，在形成第三层间电介质层的步骤之后还包括以下步 骤刻蚀所述第三层间电介质层、所述第二导电层、所述第二层间电介质层、所述第一导电 层、以及所述第一层间电介质层，来形成分别使所述沟道接触的表面暴露的多个沟槽； 在所述沟槽的内壁上形成栅极电介质层；以及在形成有所述栅极电介质层的多个沟槽中填充沟道层，来形成具有全包围栅极结构的 多个选择晶体管。
34.如权利要求33所述的方法，在形成多个选择晶体管的步骤之后，还包括以下步骤 在所述第三层间电介质层之上形成位线，所述位线与所述晶体选择管相耦合，并沿着与所 述沟道结构相同的方向延伸。
35.一种制造3D非易失性存储器件的方法，包括以下步骤形成沟道结构和第一层间电介质层，所述沟道结构包括交替层叠的多个沟道层和多个 层间电介质层，所述第一层间电介质层覆盖所述沟道结构；形成贯穿所述第一层间电介质层并分别与所述多个沟道层相耦合的多个沟道接触；以及形成多个选择线和多个选择晶体管，所述多个选择线覆盖所述沟道接触并包括低电阻 材料，所述多个选择晶体管掩埋在所述选择线中并与所述沟道接触相耦合。
36.如权利要求35所述的方法，其中，形成多个选择线和多个选择晶体管的步骤包括 以下步骤形成在所述沟道接触的区域处跨过所述沟道结构的所述选择线，并且所述选择线包括金属性层；以及形成掩埋在所述选择线中并与所述沟道接触相耦合的所述选择晶体管，所述选择晶体 管具有全包围栅极结构。
37.如权利要求36所述的方法，其中，所述金属性层包括从金属层、金属氧化物层、金 属氮化物层、以及金属硅化物层中选择的任何一个。
38.如权利要求35所述的方法，还包括以下步骤在形成所述选择线之前，在所述第一层间电介质层之上形成第二层间电介质层； 在形成所述选择线之后，在所述第二层间电介质层之上形成第三层间电介质层；以及 在形成所述选择晶体管之后，在所述第三层间电介质层之上形成位线，所述位线与所 述选择晶体管相耦合，并跨过所述选择线。
39.如权利要求38所述的方法，其中，形成选择线的步骤包括以下步骤 在所述第二层间电介质层之上形成用于所述选择线的导电层；以及 以使所述导电层覆盖所述沟道接触的上部的方式刻蚀所述导电层。
40.如权利要求38所述的方法，其中，形成选择晶体管的步骤包括以下步骤 刻蚀所述第三层间电介质层和所述选择线来形成孔；在所述孔的内壁上形成栅电极，所述栅电极包括硅层；刻蚀位于所述孔的底部的所述第二层间电介质层来使所述孔延伸，以暴露所述沟道接触；在延伸了的所述孔的内壁上形成栅极电介质层；以及 形成填充所述延伸的孔的柱状沟道。
41.如权利要求40所述的方法，其中，将所述选择线形成为包围所述孔的外壁。
42.如权利要求35所述的方法，其中，形成多个选择线和多个选择晶体管的步骤包括 以下步骤在所述第一层间电介质层之上形成所述选择晶体管，所述选择晶体管与所述沟道接触 相耦合并具有全包围栅极结构；以及在所述第一层间电介质层之上形成所述选择线，其中，所述选择线与所述相邻的选择 晶体管相耦合并包括金属性层。
43.如权利要求42所述的方法，其中，所述金属性层包括从金属层、金属氧化物层、金 属氮化物层和金属硅化物层中选择的任何一种。
44.如权利要求42所述的方法，还包括以下步骤在所述选择线之上形成位线，所述位 线跨过所述选择线并经由所述选择晶体管与所述沟道接触相耦合。
45.如权利要求42所述的方法，其中，形成所述选择晶体管的步骤包括以下步骤以使所述沟道接触部分地从凹陷的所述第一层间电介质层突出的方式，使所述第一层 间电介质层凹陷至预定的深度；形成栅极电介质层以包围突出的所述沟道接触；以及形成栅电极以隔着所述栅极电介质层而包围突出的所述沟道接触，所述栅电极包括硅层。
46.如权利要求42所述的方法，其中，形成所述选择线的步骤包括以下步骤 在所述第一层间电介质层之上形成导电层；以将所述导电层的上表面设置为比所述栅电极的上表面低的高度的方式将所述导电 层减薄；以及将所述导电层图案化，以包围所述栅电极并与相邻的所述栅电极耦合。
47.如权利要求35所述的方法，其中，所述选择线中的每个是漏极选择线。
全文摘要
本发明涉及一种3D非易失性存储器件，包括多个沟道结构，所述多个沟道结构中的每个包括交替层叠的多个沟道层和多个层间电介质层；多个沟道接触，所述多个沟道接触分别与多个沟道层相耦合；以及多个选择线，所述多个选择线与多个沟道接触垂直地耦合并跨过所述多个沟道结构。
文档编号H01L21/8247GK102130134SQ201010600270
公开日2011年7月20日 申请日期2010年12月22日 优先权日2010年1月11日
发明者崔殷硕, 林世润 申请人:海力士半导体有限公司