专利名称：一种金属栅极的形成方法
技术领域：
本发明涉及一种半导体制备工艺，特别是一种金属栅极的形成方法。
背景技术：
随着半导体器件集成度的不断提高，在制作MOS晶体管时，以高k(高k 介电常数大于等于10)材料作为栅介质层，以金属材料作为栅极已经成为半导体器件制造32纳米及以下工艺的主流技术。但是上述在高k栅介质层上形成金属栅极的工艺，在去除多晶硅伪栅前采用化学机械研磨(CMP)减薄层间介质层(ILD)的步骤中，需要有很好的研磨效果，否则会影响后续金属栅极的性能。更多关于制备金属栅极的方法，可以参见专利号为 US20100109088的美国专利。图1至图5示出了现有的制备金属栅极方法的各步骤剖面示意图。首先如图1所示，提供具有伪栅结构的晶体管，在半导体衬底1表面形成有伪栅2 ； 所述伪栅2的材质通常为多晶硅，所述伪栅2还具有氧化硅侧壁3 ；依次形成于上述结构表面的氮化硅阻挡层4以及层间介质层5 (ILD)。通常伪栅2两侧的半导体衬底1内还应当已形成源漏区(未示出)。如图2所示，采用化学机械研磨法(CMP)研磨层间介质层5，直至露出位于伪栅2 顶部的氮化硅阻挡层4的表面。如图3所示，继续采用化学机械研磨法(CMP)研磨层间介质层5以及氮化硅阻挡层4，直至露出伪栅2。由于所述氮化硅阻挡层受侧墙形状的影响及与二氧化硅的研磨速率差别较大，化学机械研磨的研磨剂在氮化硅阻挡层上的停留时间短，研磨剂积蓄在与氮化硅阻挡层交界处的层间介质层上，从而造成与氮化硅阻挡层交界处的层间介质层的研磨速率较远离氮化硅阻挡层的层间介质层的研磨速率更快，因此在该步骤的研磨中，当露出伪栅2后，氮化硅阻挡层4的顶部与伪栅2的顶部相齐平，而与氮化硅阻挡层交界处的层间介质层5的表面则总是因为损失较多厚度，低于伪栅2以及氮化硅阻挡层4的顶部。从而在相邻伪栅之间形成凹陷，上述凹陷在32nm以下特征尺寸的半导体工艺中尤为明显。如图4所示，去除伪栅2露出半导体衬底1，在原伪栅2位置处形成沟槽；在上述沟槽内制作高K介电层，然后再覆盖沉积金属层6，使得所述金属层6填充满所述沟槽，并覆于层间介质层5的表面；如图5所示，采用化学机械研磨对所述金属层6进行研磨直至露出层间介质层5， 形成金属栅极7。继续如图5所示，由于在图3所示步骤中，研磨后的层间介质层5高度低于氮化硅阻挡层4以及伪栅2的顶部，从而在相邻伪栅之间形成了凹陷，因此在形成金属栅极7时， 会在层间介质层5表面残留有金属8，上述残留金属8将会影响半导体器件的电性能以及可靠性
发明内容
本发明解决的问题是提供一种金属栅极的形成方法，防止形成金属栅极时在层间介质层表面产生金属残留，从而引起半导体器件的电性能以及可靠性问题。为解决上述问题，本发明提供的金属栅极的形成方法，包括以下步骤提供半导体衬底，所述半导体衬底上形成有伪栅，所述伪栅具有侧壁；在所述半导体衬底、伪栅及其侧壁表面形成阻挡层；在阻挡层表面覆盖形成牺牲介质层；刻蚀牺牲介质层以及位于伪栅顶部及其侧壁表面的阻挡层，暴露出所述伪栅，并使得所述牺牲介质层以及阻挡层的顶部低于伪栅顶部；去除所述牺牲介质层；在所述阻挡层以及伪栅的表面覆盖沉积层间介质层；研磨所述层间介质层直至露出伪栅顶部；去除所述伪栅，形成沟槽；在所述沟槽内形成金属栅极。可选的，所述阻挡层为氮化硅，采用化学气相沉积工艺形成；所述牺牲介质层为有机抗反射材料，采用旋涂工艺形成。所述刻蚀牺牲介质层以及位于伪栅顶部及其侧壁表面的阻挡层包括进行第一步选择性等离子刻蚀，刻蚀部分牺牲介质层，暴露位于伪栅顶部及其侧壁表面的阻挡层；进行第二步选择性等离子刻蚀，去除所述暴露出的阻挡层。可选的，所述第一步选择性等离子刻蚀中牺牲介质层对阻挡层的选择刻蚀比超过 10，其刻蚀气体可以包括02。所述伪栅的材质可以为多晶硅；所述第二步选择性等离子刻蚀中阻挡层对伪栅的选择刻蚀比超过10，其刻蚀气体可以包括CH2F2、CH3F。所述去除牺牲介质层采用灰化工艺以及湿法清洗。可选的，所述在阻挡层以及伪栅的表面覆盖沉积层间介质层包括在所述阻挡层以及伪栅的表面采用HARP工艺形成第一氧化硅介质层；在所述第一氧化硅介质层表面采用TEOS工艺形成第二氧化硅介质层。可选的，所述伪栅的材质为多晶硅，所述去除伪栅采用湿法刻蚀工艺、干法刻蚀工艺或两者的结合。可选的，所述沟槽内形成金属栅极包括在所述沟槽的底部、半导体衬底的表面形成栅介质层；在所述层间介质层的表面覆盖沉积金属层，所述金属层填充满所述沟槽；采用化学机械研磨减薄所述金属层，直至露出层间介质层。可选的，所述栅介质层的材料为高k材料。所述高k材料为HfSiO、HfZrO和HfLaO 中的一种或其组合。所述金属层材料是铝、铜、镍、铬、钨、钛、钛钨、钽和镍钼中的一种或其组合，采用物理气相沉积工艺形成。与现有技术相比，本发明具有以下优点在沉积层间介质层之前，先利用牺牲介质层进行选择性刻蚀工艺，去除位于栅极顶部以及侧壁表面的部分阻挡层，使得阻挡层的顶部高度低于伪栅高度；从而在后续对层间介质层的化学机械研磨工艺中，无需研磨阻挡层。
上述化学机械研磨的研磨对象不包括阻挡层中的氮化硅，而仅包括层间介质层中的氧化硅，并以多晶硅材质的伪栅作为研磨停止层；因此研磨后层间介质层的表面较为平整，并与伪栅顶部相平齐，能够有效避免凹陷的产生，进而解决形成金属栅极的过程中在层间介质层的表面残留金属的问题。提高半导体器件的电性能和可靠性。
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。图1至图5为现有技术形成金属栅极的剖面示意图；图6为本发明金属栅极形成方法的流程示意图；图7至图20为本发明实施例具有金属栅极的CMOS器件形成方法的剖面示意图。
具体实施例方式在现有工艺形成金属栅极的制作过程中，发明人发现在进行层间介质层化学机械研磨(CMP)时，需要同时对氧化硅、多晶硅和氮化硅三种物质进行研磨，而这三种物质由于材质不一样，化学机械研磨对它们的研磨速率很难一致；其中氮化硅与其他两种材料的研磨速率的差别尤其大。因此，现有工艺中，很难将层间介质层研磨至与伪栅的顶部相平齐，研磨后层间介质层的顶部低于阻挡层以及伪栅顶部，且表面由于厚度损失过多易于出现凹陷，上述凹陷造成后续形成金属栅极时产生金属残留的现象。针对上述问题，发明人经过仔细的分析研究，提出了本发明的方案。图6为本发明金属栅极形成方法的流程示意图。如图6所示，基本步骤包括步骤S101、提供半导体衬底，所述半导体衬底上形成有伪栅，所述伪栅具有侧壁；具体的，所述半导体衬底可以为单晶硅或多晶硅衬底，还可以为绝缘体上硅。所述伪栅包括多晶硅材料的栅电极，作为一个可选方案，还可以在制作伪栅的过程中，直接形成所需的栅介质层，而在后续的金属栅极制作过程中，仅用金属材质的栅电极替换所述多晶硅栅电极即可。上述方案适于所述栅介质层为诸如二氧化硅的常规栅介质材料时应用。如果所述金属栅极包括高K材料的栅介质层时，为了避免受到刻蚀的影响，所述高K栅介质层需要在去除所述伪栅后再另行形成，因此作为另一个可选方案，所述伪栅不包括栅介质层， 材质仅为多晶硅。所述伪栅的侧壁可以为氧化硅侧壁，形成方法包括在所述伪栅的表面沉积氧化硅层，采用各向异性的等离子刻蚀工艺刻蚀所述氧化硅层，在所述伪栅的侧面形成所述氧化硅侧壁。此外，如果需要形成具有金属栅极的MOS晶体管，则在完成伪栅及其侧壁的制作后，还应当采用离子掺杂工艺，在伪栅两侧的半导体衬底内形成MOS晶体管的源漏区。步骤S102、在所述半导体衬底、伪栅及其侧壁表面形成阻挡层；具体的，所述阻挡层的材质通常为氮化硅，用于保护MOS晶体管的表面，并在制作连接所述MOS晶体管有源区的接触孔时作为刻蚀阻挡层，此外还可以作为应力层使用。且所述阻挡层在栅极侧面与上述氧化硅侧壁可以构成复合的侧壁结构。步骤S103、在阻挡层表面覆盖形成牺牲介质层；具体的，所述牺牲介质层应当具有与下方半导体结构粘附性好，易于进行选择性刻蚀，且易于去除的特点，例如可以采用有机抗反射材料，采用旋涂工艺形成于上述阻挡层的表面。步骤S104、刻蚀牺牲介质层以及位于伪栅顶部及其侧壁表面的阻挡层，暴露出所述伪栅，并使得所述牺牲介质层以及阻挡层的顶部低于伪栅顶部；具体的，上述刻蚀可以为等离子刻蚀，应当分为两步。首先对牺牲介质层进行第一步选择性等离子刻蚀，使得牺牲介质层的表面高度降低，暴露出部分位于伪栅及其侧壁表面的阻挡层。然后再对所述暴露出的阻挡层进行第二步选择性等离子刻蚀，使得暴露的阻挡层被去除，而露出伪栅的顶部及其部分侧壁。经过上述两步骤的刻蚀后，牺牲介质层以及阻挡层的顶部便均低于伪栅顶部。步骤S105、去除所述牺牲介质层；具体的，所述牺牲介质层可以为有机抗反射材料，可以采用灰化工艺以及酸性的溶液进行清洗去除，而不影响其他半导体结构。步骤S106、在所述阻挡层以及伪栅的表面覆盖沉积层间介质层；具体的，所述层间介质层材质通常为二氧化硅，可以直接采用化学气相沉积工艺形成于上述半导体结构的表面，还可以利用高深宽比填充工艺(HighAspect Ratio Process,HARP)工艺以及正硅酸乙酯沉积工艺(TE0Q形成，以改善层间介质层与下方形貌复杂的半导体结构之间的粘附性，防止空洞缝隙等缺陷的产生。步骤S107、研磨所述层间介质层直至露出伪栅顶部；具体的，采用化学机械研磨减薄上述层间介质层，并以伪栅作为研磨停止层，由于伪栅顶部以及部分侧壁表面的阻挡层已被去除，且阻挡层的顶部低于伪栅顶部，因此上述化学机械研磨的研磨对象仅包括层间介质层，当研磨停止时，可以获得较好的表面平整度， 所述层间介质层表面与伪栅顶部相平齐，并不会像现有技术一样出现凹陷。步骤S108、去除所述伪栅，形成沟槽；具体的，可以采用湿法刻蚀工艺、干法刻蚀工艺或两者的结合，去除多晶硅材质的伪栅。原伪栅的位置便形成沟槽，所述沟槽的底部将露出栅介质层或半导体衬底，取决于步骤SlOl中是否形成了栅介质层。步骤S109，在所述沟槽内形成金属栅极。具体的，如果所述沟槽底部已形成有栅介质层，可以直接在沟槽内填充金属，形成金属栅电极，构成所述金属栅极；如果沟槽底部露出半导体衬底，则还需在所述半导体衬底的表面形成栅介质层，所述栅介质层可以为高K材料，然后再在沟槽内填充金属，形成金属栅电极，构成所述金属栅极。所述形成金属栅电极包括采用物理气相沉积等工艺在层间介质层的表面覆盖沉积金属层，所述金属层填充满所述沟槽，然后采用化学机械研磨减薄上述金属层，直至露出层间介质层，使得所述金属层仅剩余位于沟槽内的部分作为金属栅电极。在上述金属栅极的形成工艺中，由于层间介质层的表面平整且不存在凹陷，因此经过化学机械研磨后，并不会在层间介质层的表面残留金属。从而提高了半导体器件的电性能以及可靠性。为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合一个具体实施例对本发明所述金属电极形成方法的特点作进一步的介绍。以下实施例示出了一个具有金属栅极的CMOS器件的形成方法，所述CMOS器件包括NMOS晶体管以及PMOS晶体管，图7至图20为所述形成方法各步骤的剖面示意图。如图7所示，提供半导体衬底100，所述半导体衬底100可以为单晶硅衬底，可以掺杂有P型离子而形成CMOS器件所需的P型阱区(未示出)，在所述半导体衬底100内形成有浅沟槽隔离，所述浅沟槽隔离用于间隔CMOS器件中的NMOS晶体管以及PMOS晶体管。以上为本领域技术人员的公知技术内容，不再赘述。如图8所示，在所述半导体衬底100的表面形成多晶硅层，刻蚀所述多晶硅层形成伪栅101。其中，所述多晶硅层可以采用炉管沉积工艺形成，其沉积厚度决定了伪栅101的高度，也即后续形成的金属栅极的高度，然后在所述多晶硅层表面形成图形化的光刻胶，所述图形化的光刻胶用于定义所述伪栅101的形成位置；以所述光刻胶为掩模，采用等离子刻蚀工艺刻蚀所述多晶硅层，直至露出半导体衬底100，形成所述伪栅101，去除光刻胶。如图9所示，在所述伪栅101的表面沉积氧化硅层，采用各向异性的等离子刻蚀工艺刻蚀所述氧化硅层，形成伪栅101的侧壁102 ；在伪栅101两侧的半导体衬底100内进行分步骤的离子掺杂，形成CMOS器件中各晶体管的源漏区。如图10所示，在所述伪栅101及其侧壁102的表面、半导体衬底100表面形成阻挡层103。所述阻挡层103用于保护CMOS器件，同时在后续制作CMOS器件的有源区接触孔工艺中作为刻蚀阻挡层，其材质应当与层间介质层、伪栅、侧壁等其他相邻的半导体层相区别。本实施例中，所述阻挡层103为氮化硅，采用化学气相沉积工艺形成。如图11所示，在所述阻挡层103的表面形成牺牲介质层104，所述牺牲介质层104 还覆盖整个伪栅101以及阻挡层103，其表面高度高于伪栅101的顶部。所述牺牲介质层 104应当具有粘附性好、易于选择性刻蚀、易于去除等特点。本实施例中，所述阻挡层103的材质为有机抗反射材料，可以采用旋涂工艺形成。如图12所示，采用第一步选择性的等离子刻蚀工艺刻蚀所述牺牲介质层104，使得所述牺牲介质层104的表面高度下降，低于伪栅101的顶部高度，从而暴露出部分位于伪栅101顶部以及侧壁102表面的阻挡层103。本实施例中，所述阻挡层103为氮化硅，而所述牺牲介质层104为有机抗反射材料，根据上述材料的物理性质差异，可以利用等离子刻蚀选择性地刻蚀所述牺牲介质层。具体的，与通过化学气相沉积工艺形成的氮化硅相比，所述有机抗反射材料更为疏松，材质非常软，因此所述第一步选择性等离子刻蚀工艺中，刻蚀气体的主要成分可以包括02，使得牺牲介质层104对阻挡层103的选择刻蚀比达到10以上。如图13所示，采用第二步选择性等离子刻蚀工艺刻蚀去除所述暴露出的阻挡层 103，从而暴露伪栅101顶部以及部分侧壁102。本实施例中，所述伪栅101为多晶硅、侧壁102为氧化硅，根据以上材料与氮化硅的化学性质差异，可以利用等离子刻蚀的化学腐蚀作用选择性地刻蚀所述阻挡层103。具体的，所述第二步选择性等离子刻蚀工艺中，刻蚀气体的主要成分可以包括CH2F2、CH3F等含氟、含碳气体，使得阻挡层103对伪栅101的选择刻蚀比达到10以上。在本步骤中，牺牲介质层104同样会受到刻蚀作用，但由于牺牲介质层104会被去除，因此无需考虑牺牲介质层104表面高度降低，但必须保证剩余足够厚度的牺牲介质层104，以防止位于牺牲介质层 104底部、半导体衬底100表面的阻挡层103也被刻蚀去除。如图14所示，去除牺牲介质层104。本实施例中，采用灰化工艺以及化学溶剂清洗的方式去除所述有机抗反射材料的牺牲介质层104。如图15所示，在图14所示半导体结构的表面形成层间介质层105，所述层间介质层105覆盖伪栅101。本实施例中，所述层间介质层105的材质为氧化硅，可以采用分步沉积工艺形成， 具体包括先采用高深宽比填充工艺形成第一氧化硅介质层。由于CMOS器件表面形貌复杂， 伪栅101、浅沟槽隔离以及半导体衬底100的表面高度不一致，相邻伪栅101之间的间距、以及深宽比也不一致。在32nm以下特征尺寸工艺中，直接使用化学气相沉积工艺覆盖沉积氧化硅，容易在相邻栅极之间形成空洞或间隙等缺陷。上述高深宽比填充工艺可以使得所述第一氧化硅介质层与底部半导体结构之间具有良好的粘附性。再采用正硅酸乙酯沉积工艺形成第二氧化硅介质层，厚度为。所述第一氧化硅介质层与第二氧化硅介质层构成了所述层间介质层105。如图16所示，采用化学机械研磨工艺(CMP)研磨所述层间介质层105直至露出伪栅101的顶部。由于阻挡层103在前述步骤中已经过刻蚀，其顶部低于伪栅101顶部，因此本步骤中研磨对象并不包括阻挡层103。所述层间介质层105为二氧化硅，所述伪栅101为多晶硅，可以选用对多晶硅停止作用较好的研磨液，使得所述化学机械研磨准确停止于伪栅101的顶部。经过上述化学机械研磨工艺，所述层间介质层105的表面与伪栅101的顶部相平齐，且平整度较高，不会出现表面凹陷。如图17所示，去除伪栅101形成沟槽。本实施例中，去除多晶硅栅极102的方法为湿法刻蚀，可以采用氨水等碱性溶液或硝酸、硫酸等酸性溶液。在选用刻蚀溶液时需要注意，必须对单晶硅材质的半导体衬底100以及二氧化硅材质的侧壁、层间介质层具有较弱的腐蚀性。在去除伪栅101后，所述沟槽的底部露出半导体衬底100。如图18所示，在沟槽内、半导体衬底100的表面形成栅介质层106。所述栅介质层106可以为高K材料，具体可以为HfSi0、Hf7r0，HfLaO, HfO2的一种或其组合，可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等工艺形成。如图19所示，在所述层间介质层105的表面覆盖沉积金属层107，所述金属层107 还填充于所述沟槽内。所述金属层107的材料可以是铝、铜、镍、铬、钛、钛钨、钽和镍钼中的一种或其组合，可以采用或物理气相沉积(PVD)工艺形成。如图20所示，采用化学机械研磨工艺，减薄所述金属层107，直至露出层间介质层 105。所述金属层107仅剩余位于原沟槽内的部分，即作为金属栅电极108。所述金属栅电极108与高k栅介质层106便构成了本发明所述的金属栅极。经过上述步骤，最终形成了本发明所述具有金属栅极的CMOS器件。由于层间介质层105的表面平整不存在凹陷，且与伪栅101顶部相平齐，因此在制作金属栅极时，层间介质层105的表面不会残留金属，有效防止了不必要的金属层的产生而导致的短路现象，提高半导体器件的电性能和可靠性。 本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种金属栅极的形成方法，其特征在于，包括提供半导体衬底，所述半导体衬底上形成有伪栅，所述伪栅具有侧壁；在所述半导体衬底、伪栅及其侧壁表面形成阻挡层；在阻挡层表面覆盖形成牺牲介质层；刻蚀牺牲介质层以及位于伪栅顶部及其侧壁表面的阻挡层，暴露出所述伪栅，并使得所述牺牲介质层以及阻挡层的顶部低于伪栅顶部；去除所述牺牲介质层；在所述阻挡层以及伪栅的表面覆盖沉积层间介质层；研磨所述层间介质层直至露出伪栅顶部，所述层间介质层表面与伪栅顶部相平齐；去除所述伪栅，形成沟槽；在所述沟槽内形成金属栅极。
2.根据权利要求1所述的形成方法，其特征在于，所述阻挡层为氮化硅，采用化学气相沉积工艺形成。
3.根据权利要求2所述的形成方法，其特征在于，所述牺牲介质层为有机抗反射材料， 采用旋涂工艺形成。
4.根据权利要求3所述的形成方法，其特征在于，所述刻蚀牺牲介质层以及位于伪栅顶部及其侧壁表面的阻挡层包括进行第一步选择性等离子刻蚀，刻蚀部分牺牲介质层，暴露位于伪栅顶部及其侧壁表面的阻挡层；进行第二步选择性等离子刻蚀，去除所述暴露出的阻挡层。
5.根据权利要去4所述的形成方法，其特征在于，所述第一步选择性等离子刻蚀中牺牲介质层对阻挡层的选择刻蚀比超过10。
6.根据权利要求5所述的形成方法，其特征在于，所述第一步选择性等离子刻蚀的刻蚀气体包括O2。
7.根据权利要求4所述的形成方法，其特征在于，所述伪栅的材质为多晶硅。
8.根据权利要求7所述的形成方法，其特征在于，所述第二步选择性等离子刻蚀中阻挡层对伪栅的选择刻蚀比超过10。
9.根据权利要求8所述的形成方法，其特征在于，所述第二步选择性等离子刻蚀的刻蚀气体包括ch2F2、CH3F。
10.根据权利要求3所述的形成方法，其特征在于，所述去除牺牲介质层采用灰化工艺以及湿法清洗。
11.根据权利要求1所述的形成方法，其特征在于，所述在阻挡层以及伪栅的表面覆盖沉积层间介质层包括在所述阻挡层以及伪栅的表面采用高深宽比填充工艺形成第一氧化硅介质层；在所述第一氧化硅介质层表面采用正硅酸乙酯沉积工艺形成第二氧化硅介质层；所述第一氧化硅介质层以及第二氧化硅介质层构成所述层间介质层。
12.根据权利要求1或7所述的形成方法，其特征在于，所述去除伪栅采用湿法刻蚀工艺、干法刻蚀工艺或两者的结合。
13.根据权利要去1所述的形成方法，其特征在于，在所述沟槽内形成金属栅极包括 在所述沟槽的底部、半导体衬底的表面形成栅介质层；在所述层间介质层的表面覆盖沉积金属层，所述金属层填充满所述沟槽；采用化学机械研磨减薄所述金属层，直至露出层间介质层。
14.根据权利要求13所述的形成方法，其特征在于所述栅介质层的材料为高k材料。
15.根据权利要求14所述的形成方法，其特征在于所述高k材料为HfSiO、HfZrO和 HfLaO中的一种或其组合。
16.根据权利要求13所述的形成方法，其特征在于所述金属层材料是铝、铜、镍、铬、 钨、钛、钛钨、钽和镍钼中的一种或其组合，采用物理气相沉积工艺形成。
全文摘要
本发明提供了一种金属栅极的形成方法，包括提供半导体衬底，所述半导体衬底上形成有伪栅，所述伪栅具有侧壁；在所述半导体衬底、伪栅及其侧壁表面形成阻挡层；在阻挡层表面覆盖形成牺牲介质层；刻蚀牺牲介质层以及位于伪栅顶部及其侧壁表面的阻挡层，暴露出所述伪栅，并使得所述牺牲介质层以及阻挡层的顶部低于伪栅顶部；去除所述牺牲介质层；在所述阻挡层以及伪栅的表面覆盖沉积层间介质层；研磨所述层间介质层直至露出伪栅顶部，所述层间介质层表面与伪栅顶部相平齐；去除所述伪栅，形成沟槽；在所述沟槽内形成金属栅极。本发明能够防止层间介质层表面凹陷的产生，进而解决形成金属栅极的过程中在层间介质层的表面残留金属的问题。
文档编号H01L21/28GK102569050SQ20101061298
公开日2012年7月11日 申请日期2010年12月29日 优先权日2010年12月29日
发明者何其旸, 张翼英 申请人:中芯国际集成电路制造(上海)有限公司