专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置的布置情况。
背景技术：
在半导体存储装置中只读存储器(Read Only Memory, ROM)作为即使切断电源数据也不会消失的非易失性存储器而具有重要功能，广泛装载在各种半导体制品上。由于ROM的存储单元能够用一个晶体管存储I比特数据，因此与为了存储I比特数据而需要多个晶体管的静态随机存储器(SRAM)相比，对于缩减电路规模即面积很有效。在细微工艺中，在形成图案时产生偏差的主要原因有很多，即使作为对象的图案形状相同，也会受到配置在其周围的其它图案的很大影响。特别是在存储单元中，不但存储单元本身为精细图案，而且在同一存储单元跨越多个广范围配置的存储阵列中，在该存储阵列中央部和端部周围图案的差别较大，因此容易产生特性偏差。根据某现有技术，在利用存储单元晶体管的阈电压的差异来实现存储数据的ROM中，为了控制阈电压，在制造过程中对栅极正下方的杂质注入量进行控制。而且，在实用区域与其外部的空置区域的边界部，为了减轻空置区域对实用区域的周边部的影响，在空置区域对抗蚀剂进行虚设(dummy)处理以抑制由于抗蚀剂(resist)开口的有无引起的偏差。这样一来，就能够使实用区域的特性稳定(参照专利文献I)。另一方面，根据有无接触来存储数据方式的接触控制型(contact control type)ROM广为人知。根据某现有技术，在接触控制型ROM中，通过利用保持截止状态的虚设晶体管来分离在位线延伸的方向上彼此相邻的存储单元内的N沟道型存储单元晶体管，减轻施加在存储单元晶体管上的应力(参照专利文献2)。专利文献I :日本公开特许公报特开2002-158297号公报专利文献2 日本公开特许公报特开2004-327574号公报
发明内容
-发明所要解决的技术问题-目前,在存储阵列被分割成多个阵列的分级位线(hierarchical bit line)结构型半导体存储装置中，在将存储单元与位线连接时，有时无法确保充分的位线分离宽度。因此，如果另设用于位线分割的区域，则会产生面积增大的问题。即使在存储阵列的端部设置虚设单元以使存储阵列的端部和中央部的特性均匀，也会产生面积增大的问题。本发明的目的在于，在分级位线结构型半导体存储装置中，确保充分的位线分离宽度，并实现其面积的缩减。本发明的另一目的在于，通过在存储单元和虚设单元的配置方面下功夫，使存储阵列的端部和中央部的特性一致，并实现其面积的缩减。 -用以解决技术问题的技术方案-
对于上述问题，根据本发明的一个观点，在各存储单元由一个晶体管构成的半导体存储装置中，上述存储单元由相邻的2比特形成一个扩散图案，相邻的两个晶体管共用源极区域，两个漏极区域被隔离；上述存储单元包括配置有各个上述扩散图案中的至少一列的第一和第二阵列；上述第一和第二阵列的每个阵列都具有独立的位线；在阵列分割边界部，每个上述阵列的各条位线的一端部在一个扩散图案上分别位于隔着共用的源极区域彼此隔离的两个漏极区域上。根据本发明的另一观点，在各存储单元由一个晶体管构成的半导体存储装置中，上述存储单元由相邻的2比特形成一个扩散图案，相邻的两个晶体管共用源极区域，两个漏极区域被隔离；上述存储单元包括配置有上述扩散图案中的至少一列的存储阵列；上述一列扩散图案上的列方向至少一端的晶体管一直处于非活性状态，并且与上述处于非活性状态的晶体管共用源极区域的晶体管位于多个活性晶体管的列方向的端部。-发明的效果- 根据本发明，在存储阵列分隔成多个的分级位线结构的情况下，能够在阵列分割边界部得到较宽的位线分离宽度，因此无需另设分离区域即可抑制面积的增加。通过设法配置实用存储单元区域的单元图案，能够使虚设存储单元成为单元图案中的一个晶体管(二分之一个单元图案)，从而能够实现面积缩减。而且，由于能够通过缩小虚设单元区域来缩短位线长度，因此能够通过抑制位线的寄生电容/寄生电阻而在更短的时间内进行位线操作，并且还具有改善存取速度的效果。
图I是本发明的第一实施方式所涉及的ROM的方框图。图2 (a)是表示图I中一个单元图案的电路图。图2(b)是表示图I中一个单元图案的布置图案图。图3是图I中存储阵列的详细布置图案图。图4是本发明的第二实施方式所涉及的具有分割成两个阵列存储阵列的分级位线结构型ROM的方框图。图5是图4中存储阵列的详细布置图案图。图6是本发明的第三实施方式所涉及的具有分割成四个阵列的存储阵列的分级位线结构型ROM的方框图。图7是图6中存储阵列的详细布置图案图。图8是图6中存储阵列的比较例所涉及的详细布置图案图。图9是图2(b)的变形例所涉及的ROM存储单元的布置图案图。图10是表示图2(a)的变形例所涉及的闪速存储单元的一个单元图案的电路图。-符号说明-la、lb-R0M存储单元晶体管；laf、lbf_闪速存储单元晶体管；2_扩散图案；3a、3b_栅极端子；4_单元图案；5a、5b_漏极区域；5c_源极区域；6a、6b_漏极区域接触；6c_源极区域接触；11、13-虚设单元区域；12、14、15、16-实用存储单元区域；20、20a、20b_逻辑电路；71、72、73_存储阵列;81、82、83-R0M ;91、92、93_外围电路;101、102-分割成两个阵列的阵列；110、120、130、140-分割成四个阵列的阵列；BL_位线；DWL_虚设字线；WL_字线。
具体实施例方式以下，参照附图对本发明的实施方式进行详细说明。[第一实施方式]图I是本发明的第一实施方式所涉及的R0M81的方框图。在图I中，71是将单元图案4配置成矩阵状(mXj)而成的存储阵列。其中，m为横向(字线方向)的单元图案数，j为纵向(位线方向)的单元图案数。91是用于输出ROM存储单元的存储数据的外围电路， 经由字线和位线与存储阵列71连接。图2(a)是表示图I中一个单元图案4的电路图，图2(b)为其布置图案图。在图2(a)和图2(b)中，la、lb分别为构成一个ROM存储单元的N沟道型的存储单元晶体管。2是构成存储单元晶体管la、lb的扩散图案，3a、3b是存储单元晶体管la、lb的栅极端子，与字线连接。5a、5b、5c分别表示扩散区域，5c为存储单元晶体管la、Ib共用的源极区域，通常经由接触6c连接在上层金属布线的接地电位上。5a、5b是存储单元晶体管la、Ib的漏极区域。根据有无该漏极区域5a、5b上的接触6a、6b，向上层位线BL输出ROM存储单元的存储数据。如上所述，两个存储单元晶体管la、lb共用源极区域5c，由这两个存储单元晶体管la、lb形成一个单元图案4。图3是图I中存储阵列71的详细布置图案图。在图3中，12是实用存储单元区域，13为虚设单元区域，WLl WLn为字线，DffLU DffL2为虚设字线，BLl BLm为位线。根据图3，横向相邻的存储单元晶体管的栅极端子3a、3b彼此连接，具有字线的功能。字线WL1、WL2、."、WLn分配给存储阵列71中的多个栅极。而且，BLUBLm为沿图3的纵向配置在存储单元晶体管上的位线，通过各存储单元中的接触6a、6b进行存储数据的读出。应予说明，中途的位线BL2 BLm-I的记载省略。在矩阵状(mXj)配置于存储阵列71中的单元图案4中，实用存储单元区域12是实际用于存储数据的区域，作为ROM存储单元使用。虚设单元区域13是配置在实用存储单元区域12的上下方的区域。该虚设单元区域13不直接参与ROM的操作。具体而言，例如使虚设字线DWL1、DWL2处于浮置状态或者让其电位固定不变，而不对其电位进行控制，以使一直处于非活性状态的虚设单元与活性的实用存储单元区别开。此处，针对实用存储单元区域12与虚设单元区域13的边界进行说明。实用存储单元区域12的中央部由“单元图案4的单位”构成，而端部仅由单元图案4中的一个存储单元晶体管构成。端部的另一个未使用的存储单元晶体管作为虚设单元使用。结果，实用存储单元区域12的中央部为两个存储单元单位(单元图案4的单位)，端部为一个存储单元(单元图案4的二分之一)，并且在其上下端各配置有一个晶体管作为虚设单元。此时，在纵向上配置有j个单元图案4，此时字线为η条。并且，纵向的单元图案4的个数j满足下式。 j = (n-2) /2+(1/2) X 2+(1/2) X 2 = n/2+1其中，两个等号之间的中间部分的第一项即(n-2)/2表示从字线WL2到WLn-I的单元图案4的个数，中间部分的第二项即(1/2) X 2表示相当于字线WLl和WLn的单元图案4的个数，中间部分的第三项即(1/2) X 2表示相当于上下虚设单元区域13的单元图案4的个数。
根据上述第一实施方式，在各个上下虚设单元区域13上虚设单元不是一个单元图案(两个晶体管)而是二分之一个单元图案(I晶体管)，由此能够使单元图案数缩减与虚设单元区域13相应的部分。结果，能够实现作为ROM的面积缩减。而且，由于能够缩减位线方向的单元数，因此能够缩短位线，还能够减少位线的寄生电容和寄生电阻，实现ROM的性能提闻。
[第二实施方式]图4是本发明的第二实施方式所涉及的具有分割成两个阵列的存储阵列72的分级位线结构型R0M82的方框图。在图4中，72是分割成两个阵列即第一阵列101和第二阵列102的存储阵列。第一和第二阵列101、102分别为将单元图案4配置成矩阵状(mX j)的阵列。20是逻辑电路，由与第一和第二阵列101、102完全不同的图案构成，经由位线与该第一和第二阵列101、102连接，该逻辑电路20用于控制ROM读出，包括放大器等；92为外围电路。逻辑电路20通过其它布线向外部输出存储数据。图5是图4中存储阵列72的详细布置图案图。每列第一阵列101和第二阵列102中分别具有位线BLll BLlm、BL21 BL2m，各位线相互独立地连接在逻辑电路20上，经由该逻辑电路20向外部输出存储单元数据。按照第一实施方式配置第一和第二阵列101、102内的单元图案4，作为阵列端部的图5中下端的单元图案4成为与字线WLl相连的实用存储单元区域14的下端和虚设单元区域13。第一阵列101的上端与逻辑电路20相连接，逻辑电路20与存储单元不同，通常由比存储单元宽的图案形成。因此，即使在与逻辑电路20相连接的实用存储单元区域14的上端部也需要用于使存储单元特性稳定的虚设单元区域13。在实用存储单元区域14的上端，将单元图案4中的一个晶体管作为虚设单元使用，因此在夹着实用存储单元区域14的上端单元图案4中剩余一个单元。因此，能够将该剩余单元作为存储单元区域14与逻辑电路20之间的虚设单元使用，所以即使在存储单元区域14与逻辑电路20的边界部，也能够将虚设单元区域13的单元图案4缩减至二分之一。应予说明，在第一阵列101下端的虚设单元区域13上不需要位线，能够使位线随之缩短。以上配置可适用于第一和第二阵列101、102两个阵列，即使在分割数增加的情况下，也能够适用于所有阵列。以下对其具体例进行说明。[第三实施方式]图6是本发明的第三实施方式所涉及的具有分割成四个阵列的存储阵列73的分级位线结构型R0M83的方框图。在图6中，73是分割成四个阵列即第一阵列110、第二阵列120、第三阵列130和第四阵列140的存储阵列。20a、20b为包括相当于第二实施方式的逻辑电路20的放大器等的第一和第二逻辑电路，由与第一 第四阵列110、120、130、140完全不同的图案构成，第一逻辑电路20a经由位线与第一和第二阵列110、120连接，第二逻辑电路20b经由位线与第三和第四阵列130、140连接，该第一和第二逻辑电路20a、20b再与其它布线连接，输出存储数据。93为外围电路。图7是表示图6中的存储阵列73的详细布置图案图。即，表示存储阵列73中的第一逻辑电路20a和第二逻辑电路20b之间的第二和第三阵列120、130的局部放大图。16为实用存储单元区域，13为虚设单元区域。
图8是图6中存储阵列73的比较例所涉及的详细布置图案图。15为实用存储单元区域，11为虚设单元区域。图7和图8的区别在于单元图案4的配置。在图7中，在实用存储单元区域16与作为阵列端部的第一和第二逻辑电路20a、20b的边界部，虚设单元为二分之一个单元图案(一个晶体管)；在图8中，在实用存储单元区域15与作为阵列端部的第一和第二逻辑电路20a、20b的边界部，虚设单元为一个单元图案(两个晶体管)。着眼于第二阵列120与第三阵列130的边界部。第二阵列120和第三阵列130在操作时彼此分离，第二阵列120的位线BL21 BL2m和第三阵列130的位线BL31 BL3m相互独立。第二阵列120的位线BL21 BL2m连接在第一逻辑电路20a上，第三阵列130的位线BL31 BL3m连接在第二逻辑电路20b上。在图7、图8中，位线需要在阵列边界部被分离开，因此各阵列边界部在理论上成为阵列的端部，但单元图案4相连配置，在制造条件上不适合于曝光的端部。因此，本来无需在第二阵列120和第三阵列130的边界部配置单元图案来作为虚设单元图案。但是，在阵列边界将位线分离会存在以下问题。S卩，在图8中位线分割是单元图案间的扩散区域间隔L2，而在图7中位线分割是同一单元图案内的扩散区域5a、5b的间隔LI。L2为相邻单元图案的扩散区域，与此相对，LI构成为其间夹着源极区域和两条栅极，由于LI内夹着两条栅极和接触6c，因此LI间隔更宽，即L2 < LI。在细微化时，不仅对扩散层的图案有限制，布线层的图案限制也很严格，而且对位线分离宽度也有限制。在位线分离所需的宽度为L3、L2 < L3的情况下，在图8中，用于分离位线的间隔不够。因此，作为用于分离位线的区域，需要扩大扩散区域，结果导致需要采用较宽的单元图案边界。而且，在配置有同一单元图案的存储阵列73中，由于使一部分单元图案间距为不同值会有损于图案的均匀性，因此为了确保位线分离宽度并满足单元的均匀性，需要在此处另外插入虚设单元图案。上述方法均会造成面积增加。在图7的连接中，相对于图8能够得到更宽的位线分离宽度，因此相对于位线分离所需的宽度L3能够确保更大的余量(L3<L1的情况)，从而能够排除虚设单元的插入等面积增加因素。应予说明，本发明的存储单元结构并不限于图2(b)的单元图案4的形状，如图9所示，对于将由源极区域5c与相邻单元连接而成的扩散图案2作为接地布线使用的结构的情况也很有效。以上对于根据有无接触6a、6b来存储数据的接触控制型ROM进行了说明，但本发明并不限于此，也可以广泛适用于单元图案重复配置的半导体存储装置。例如，本发明也可适用于闪速存储器。图10是表示闪速存储器的情况的电路图，采用将图2 (a)内的ROM存储单元晶体管la、lb替换为闪速存储单元晶体管laf、lbf的结构。由于闪速存储器在晶体管内具有浮置栅极，因此能够用一个晶体管存储I比特数据，其电路连接可采用与ROM相同的图案。即，图10中晶体管外围的电路连接与图2(a)相同，将ROM情况下的通常的MOS型存储单元晶体管la、Ib变更为具有浮置栅极的闪速存储单元晶体管Iaf、Ibf。应予说明，在闪速存储器中，从芯片上层观察到的布置图案也与图2(b)相同。在第一实施方式至第三实施方式的各实施方式中，即使将存储单元晶体管替换为闪速存储单元晶体管，本发明也能够实施。-产业实用性-综上所述，本发明所涉及的半导体存储装置在存储阵列分割成多个的分级位线结构的情况下，能够在阵列分割边界部确保充分的位线分离宽度，并能够实现其面积的缩减，因此很有用。 而且，本发明所涉及的半导体存储装置通过缩减存储阵列的周边部虚设单元图案，能够在维持存储单元特性的情况下缩减面积，尤其在阵列周边部数量增加的分级位线结构型存储器中效果更好。
权利要求
1.一种半导体存储装置，该半导体存储装置的各存储单元由一个晶体管构成，所述存储单元由相邻的2比特形成一个扩散图案，相邻的两个晶体管共用源极区域，两个漏极区域被隔离；所述存储单元包括第一阵列和第二阵列，所述第一阵列和所述第二阵列配置有各个所述扩散图案中的至少一列；其特征在于 所述第一阵列和所述第二阵列的每个阵列都具有独立的位线； 在阵列分割边界部，每个所述阵列的各条位线的一端部在一个扩散图案上分别位于隔着共用的源极区域彼此隔离的两个漏极区域上。
2.根据权利要求I所述的半导体存储装置，其特征在于 每个所述阵列的各条位线的另一端部分别连接在各个逻辑电路上， 所述一列扩散图案上的所述逻辑电路侧的端部晶体管一直处于非活性状态，并且与处于所述非活性状态的晶体管共用源极区域的晶体管位于多个活性晶体管的列方向的端部。
3.根据权利要求2所述的半导体存储装置，其特征在于 处于所述非活性状态的晶体管的栅极端子的电位不被控制。
4.根据权利要求2所述的半导体存储装置，其特征在于 所述逻辑电路具有与所述存储单元不同的电路结构。
5.根据权利要求2所述的半导体存储装置，其特征在于 所述逻辑电路包括放大器。
6.根据权利要求I所述的半导体存储装置，其特征在于 所述存储单元为只读存储单元。
7.根据权利要求I所述的半导体存储装置，其特征在于 所述存储单元为闪速存储单元。
8.一种半导体存储装置，该半导体存储装置的各存储单元由一个晶体管构成，所述存储单元由相邻的2比特形成一个扩散图案，相邻的两个晶体管共用源极区域，两个漏极区域被隔离；所述存储单元包括配置有所述扩散图案中的至少一列的存储阵列；其特征在于 所述一列扩散图案上的列方向至少一端的晶体管一直处于非活性状态，并且与处于所述非活性状态的晶体管共用源极区域的晶体管位于多个活性晶体管的列方向的端部。
9.根据权利要求8所述的半导体存储装置，其特征在于 处于所述非活性状态的晶体管的栅极端子的电位不被控制。
10.根据权利要求8所述的半导体存储装置，其特征在于 所述一列扩散图案上的列方向两端的晶体管都一直处于非活性状态。
11.根据权利要求8所述的半导体存储装置，其特征在于 所述存储阵列具有多列所述扩散图案， 多列所述扩散图案上的列方向至少一端的晶体管一直处于非活性状态，并且与处于所述非活性状态的晶体管共用源极区域的晶体管位于多个活性晶体管的列方向的端部。
12.根据权利要求8所述的半导体存储装置，其特征在于 该半导体存储装置包括 配置有各个所述扩散图案的至少一列的第一阵列和第二阵列、以及 配置在所述第一阵列和所述第二阵列之间的逻辑电路；所述一列扩散图案上的所述逻辑电路侧的端部晶体管一直处于非活性状态。
13.根据权利要求12所述的半导体存储装置，其特征在于所述逻辑电路具有与所述存储单元不同的电路结构。
14.根据权利要求12所述的半导体存储装置，其特征在于所述逻辑电路包括放大器。
15.根据权利要求8所述的半导体存储装置，其特征在于所述存储单元为只读存储单元。
16.根据权利要求8所述的半导体存储装置，其特征在于所述存储单元为闪速存储单元。
全文摘要
本发明公开了一种半导体存储装置。在各存储单元由一个晶体管构成的半导体存储装置中，上述存储单元由相邻的2比特形成一个扩散图案(4)，相邻的两个晶体管共用源极区域，两个漏极区域被隔离。并且，在配置有各个扩散图案(4)中的至少一列的多个阵列(120、130)中，每个阵列分别具有独立的位线。而且，在阵列分割边界部，每个阵列的位线的各个端部分别位于在一个扩散图案(4)上隔着共用的源极区域彼此隔离的两个漏极区域上。这样一来，能够确保充分的位线分离宽度，并实现面积缩减。
文档编号H01L27/112GK102640281SQ20108005529
公开日2012年8月15日 申请日期2010年12月15日 优先权日2010年1月29日
发明者仓田胜一, 寺田裕 申请人:松下电器产业株式会社