专利名称：互连结构的制造方法
技术领域：
本发明涉及半导体技术领域，更为具体的，本发明涉及一种互连结构的制造方法。
背景技术：
半导体制造エ艺是ー种平面制造エ艺，其在同一衬底上形成大量各种类型的复杂器件，并互相连接以具有完整的电子功能。在这ー制造过程中，常需要在衬底上形成大量的沟槽，其可通过填充金属形成金属互连结构。随着对超大規模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着65nm甚至更小特征尺寸的技术节点发展，而芯片的运算速度明显受到金属导电所造成的电阻电容延迟的影响。为了改善集成电路的性能，利用具有低电阻率、优良抗电迁移能力等优点的铜代替铝作为半导体内的金属互连线可降低金属互连线电阻。另ー方面，利用低介电常数介电层或是超低介电常数介电层作为金属层间介电层，可以有效降低电容。铜双镶嵌技术搭配低介电常数材料所构成的金属层间介电层(inter metal dielectric, IMD)是目前最受欢迎的互连结构エ艺组合,其能够有效改善电阻电容延迟的现象，势必将成为下一代半导体エ艺的标准互联技木。现有技术中ー种制造互连结构的方法如图I所示，包括S100，提供半导体衬底，所述半导体衬底上形成有低介电常数层间介质层；S101，刻蚀所述低介电常数层间介质层至暴露出半导体衬底，以形成沟槽；S102，沉积铜金属，所述铜金属填满沟槽并覆盖沟槽两侧的低介电常数层间介质层；S103，采用化学机械研磨平坦化所述铜金属，至暴露出所述低介电常数层间介质层。利用图I中互连结构制造方法所制造互连结构如图2所示，包括半导体衬底101，半导体衬底101上的低介电常数层间介质层105和填充于低介电常数层间介质层105沟槽内的铜金属107。然而，由于利用图I中制造方法形成的互连结构时，低介电常数层间介质层105上表面与化学机械研磨的研磨剂发生反应，使得低介电常数层间介质层105上表面的介电常数増加，导致所制造半导体器件电阻电容延迟増加，影响所制造半导体器件的电学性能。在公开号为CN101752298A的中国专利申请中，公开了更多关于互连结构的制造方法。
发明内容
本发明解决的问题是提供一种互连结构的制造方法，以形成电阻电容延迟较小的互连结构，提高所制造半导体器件的电学性能。
为解决上述问题，本发明提供了一种互连结构的制造方法，包括提供半导体衬底，所述半导体衬底上依次形成有低介电常数层间介质层和牺牲层；刻蚀所述低介电常数层间介质层和牺牲层至暴露出半导体衬底，以形成沟槽；沉积铜金属，所述铜金属填满沟槽井覆盖沟槽两侧的牺牲层；采用化学机械研磨平坦化所述铜金属和牺牲层，以去除部分牺牲层和部分牺牲层内的铜金属；采用灰化工艺去除剰余的牺牲层。可选的，所述低介电常数层间介质层为黑钻石。可选的，所述牺牲层为可灰化材料，厚度范围为100埃至500埃。可选的，所述可灰化材料为非晶质碳。可选的，所述低介电常数层间介质层与牺牲层之间还形成有停止层。可选的，所述停止层与牺牲层的材料不相同，所述停止层的厚度范围为10埃至 100 埃。可选的，所述停止层为Si02、Si3N4或氮掺杂碳化硅。可选的，所述剩余的牺牲层的厚度范围为50埃至150埃。可选的，所述灰化工艺为干法灰化。与现有技术相比，本发明具有以下优点通过在互连结构中的低介电常数层间介质层上沉积牺牲层来避免化学机械研磨中的研磨剂与低介电常数层间介质层接触，防止低介电常数层间介质层与研磨剂发生化学反应而导致的低介电常数层间介质层介电常数增カロ，减小所制造互连结构的电阻电容延迟，提高了所制造半导体器件的性能。
图I是现有エ艺中互连结构制造方法的流程图；图2是现有エ艺制造的互连结构的剖面结构示意图；图3是本发明互连结构制造方法流程图示意图；图4 图11为本发明第一实施例的各阶段剖面结构示意图；图12 图22为本发明第二实施例的各阶段剖面结构示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术部分所述，现有エ艺在制造互连结构过程中利用化学机械研磨平坦化互连结构沟槽中的铜金属，由于研磨剂与沟槽两侧低介电常数层间介质层上表面发生化学反应，导致低介电常数层间介质层中碳离子流失，进而使得部分低介电常数层间介质层的介电常数増加，使所制造半导体器件电阻电容延迟増加，影响了所制造半导体器件的电学性能。针对上述问题，发明人提供了一种新的互连结构的制造方法，通过在互连结构低介电常数层间介质层上沉积牺牲层，先使用化学机械研磨去除大部分牺牲层，再利用灰化エ艺去除剰余的牺牲层来来阻止化学机械研磨的研磨剂与低介电常数层间介质层接触，防止因研磨剂与低介电常数层间介质层发生化学反应而引起的层间介质层介电常数值增加，降低所制造半导体器件的电阻电容延迟，改善所制造半导体器件的电学性能。參考图3，示出了本发明互连结构的制造方法，包括
执行步骤S201，提供半导体衬底，所述半导体衬底上依次形成有低介电常数层间介质层和牺牲层；执行步骤S203，刻蚀所述低介电常数层间介质层和牺牲层至暴露出半导体衬底，以形成沟槽；执行步骤S205，沉积铜金属，所述铜金属填满沟槽井覆盖沟槽两侧的牺牲层；执行步骤S207，采用化学机械研磨平坦化所述铜金属和牺牲层，以去除部分牺牲层和部分牺牲层内的铜金属；执行步骤S209，采用灰化工艺去除剩余的牺牲层。接下来，结合具体的实施例，对本发明互连结构的制造方法进行说明。
第一实施例请參考图4至图11为本发明第一实施例互连结构的各阶段剖面结构示意图。请參考图4，提供半导体衬底201，所述半导体衬底201上依次形成有阻挡层203、低介电常数层间介质层205、牺牲层211、保护层213和硬掩模层215。所述阻挡层203为氮掺杂的碳化硅层，用来防止半导体衬底201与半导体衬底201上其它材料之间的层间扩散，可采用化学气相沉积或物理气相沉积的方法形成。所述低介电常数层间介质层205为黑钻石，通常用于互连结构中金属互连线的绝缘层。所述牺牲层211为可灰化材料，可通过灰化作用去除，所述牺牲层211的厚度范围为100埃至500埃。所述保护层213为ニ氧化硅，可以正硅酸こ酯(TEOS)为硅源制得。所述硬掩模层215的材质为氮化钛或氮化钽。请參考图5，在所述介质层上涂布光刻胶217，图形化所述光刻胶217，并以光刻胶217为掩模刻蚀所述硬掩模层215，在所述硬掩模层215上形成开ロ，如图6所示。接着，去除形成开ロ后硬掩模层215上的光刻胶217。光刻胶217去除后，互连结构的剖面结构示意图如图7所示。请參考图8，以形成开ロ后的硬掩模层215为掩模，刻蚀所述半导体衬底201上的保护层213、牺牲层211、低介电常数层间介质层205和阻挡层203至暴露出所述半导体衬底201，以形成金属导线沟槽。请參考图9，沉积铜金属207，所述铜金属207填满沟槽井覆盖沟槽两侧的硬掩模层215。所述铜金属207采用物理气相沉积的方法沉积，其具体沉积方法作为本领域技术人员的公知技木，在此不做详述。请參考图10，采用化学机械研磨平坦化所述铜金属207和其下的牺牲层211，以去除部分牺牲层211和部分牺牲层211内的铜金属207，所述牺牲层211的材质为非晶质碳，化学机械研磨之后剩余的牺牲层211的厚度范围为50至150埃。最后，參考图11，采用灰化工艺去除化学机械研磨后剰余的牺牲层211，所述灰化エ艺为干法灰化。在具体的实施例中，采用等离子体或紫外光产生的臭氧去除介质层中剩余的牺牲层211。由于灰化作用对低介电常数介质层205介电常数的影响很小，能有效避免所制造互连结构电阻电容延迟増加，提高所制造半导体器件的电学性能。作为优选实施例，在所述低介电常数层间介质层205和牺牲层211之间沉积厚度范围为10埃至100埃的停止层，所述停止层的材质与牺牲层211的材质不相同，为Si02、Si3N4或氮掺杂碳化硅。由于所述停止层无法通过灰化作用去除，故能有效保证互连结构制造过程中低介电常数介质层205的介电常数不发生变化，避免了因低介电常数层间介质层205的介电常数增加而导致的电阻电容延迟。另外，由于停止层的厚度相对于低介电常数层间介质层205的厚度较小，不会影响所制造互连结构的电学性能。在本实施例互连结构的制造方法能够有效阻止互连结构中低介电常数层间介质层与化学机械研磨的研磨剂接触，避免了因低介电常数层间介质层与研磨剂发生化学反应而导致的低介电常数层间介质层中碳离子流失，进而避免低介电常数层间介质层的介电常数增加，减小了互连结构的电阻电容延迟，提高了所制造半导体器件的电学性能。第二实施例请参考图12至图22为本发明第二实施例互连结构的各阶段剖面结构示意图。本实施例介绍了利用本发明互连结构的制造方法形成双镶嵌结构的方法。
请参考图12，提供半导体衬底301，所述半导体衬底301上依次形成有阻挡层303、低介电常数层间介质层305、牺牲层311、保护层313和硬掩模层315。本实施例中的衬底301可以为已形成金属氧化物半导体晶体管的衬底，也可以为形成金属氧化物半导体晶体管及底层金属连线结构的衬底。所述阻挡层303为氮掺杂的碳化硅层，用来防止半导体衬底301与随后沉积的材料之间的层间扩散，可采用半导体制造领域形成电介质层常见的化学气相沉积或物理气相沉积的方法形成。所述低介电常数层间介质层305为黑钻石，通常用于互连结构中金属互连线的绝缘层。所述牺牲层311为可灰化材料，可以通过灰化作用去除，牺牲层311的厚度范围为100埃至500埃。所述保护层313为二氧化硅，可以正硅酸乙酯(TEOS)为硅源制得。所述硬掩模层315为氮化钛或氮化钽。请参考图13，在所述介质层上涂布第一光刻胶317，图形化所述第一光刻胶317，并以第一光刻胶317为掩模刻蚀所述硬掩模层315，在所述硬掩模层315上形成开口(如图14所示)。以形成开口后的硬掩模层315为掩模进行双镶嵌结构中沟槽的刻蚀，所述硬掩模层315中的开口宽度为双镶嵌结构中沟槽的宽度。接着，去除形成开口后硬掩模层315上的第一光刻胶317，去除第一光刻胶317后的互连结构剖面结构示意图如图15所示。请参考图16，沉积掩模层319，所述掩模层319填满硬掩模层315中的开口并覆盖开口两侧的硬掩模层315，接着，在掩模层319上沉积第二光刻胶321并图形化所述第二光刻胶321。请参考图17，以图形化后的第二光刻胶321为掩模刻蚀掩模层319，形成开口后的掩膜层319作为双镶嵌结构中通孔刻蚀时的掩模。请参考图18，去除掩模层319上的第二光刻胶321，并以形成开口后的掩模层319为掩模进行通孔刻蚀，至暴露出半导体衬底301，以便所形成的双镶嵌结构与半导体衬底中已形成的金属氧化物半导体晶体管或底层金属连线结构连接。接着，去除硬掩模层315上的掩模层319。需要说明的是，所述掩膜层319内的开口与硬掩模层315内的开口不重合，且在通孔刻蚀过程中硬掩模层315并不会被刻蚀掉，因此通孔是以掩模层319和硬掩模层315叠加层作为掩模刻蚀形成，所形成通孔的宽度小于掩模层319中的开口宽度。请参考图19，以硬掩模层315为掩模，进行双镶嵌结构中沟槽的刻蚀，所述沟槽刻蚀停止在低介电常数层间介质层305表面，通常为完全去除牺牲层311，还会进行过蚀刻，过蚀刻后所述沟槽表面位于低介电常数层间介质层305中，所形成沟槽的深度小于通孔的深度。请参考图20，沉积铜金属307，所述铜金属307填满通孔和沟槽，并覆盖通孔和沟槽两侧的硬掩模层315，所述铜金属307通过用物理气相沉积的方法沉积，其具体沉积方法作为本领域技术人员的公知技术，在此不做详述。请参考图21，采用化学机械研磨平坦化牺牲层311，以去除部分牺牲层311和部分牺牲层311内的铜金属307。所述牺牲层311为可灰化材料，在具体的实施例中，所述牺牲层311为非晶质碳。化学机械研磨后，剩余的牺牲层311的厚度范围为50埃至150埃。最后，参考图22，采用灰化工艺去除化学机械研磨后剩余的牺牲层311，所述灰化工艺为干法灰化。在具体的实施例中，可利用等离子体或紫外光产生的臭氧去除介质层中剩余的牺牲层311。 优选的，在所述低介电常数层间介质层305和牺牲层311之间沉积厚度范围为10埃至100埃的停止层，所述停止层的材质与牺牲层311的材质不相同，为Si02、Si3N4或氮掺杂碳化硅。由于所述停止层通过灰化作用无法去除，故能有效保证互连结构制造过程中低介电常数介质层305的介电常数不发生变化，避免了因低介电常数层间介质层305的介电常数增加而导致的电阻电容延迟。另外，由于停止层的厚度相对于低介电常数层间介质层305的厚度较小，不会影响所制造互连结构的电学性能。在本实施例形成双镶嵌结构的过程中，低介电常数层间介质层不与化学机械研磨中的研磨剂接触，低介电常数层间介质层中的碳离子不会因低介电常数介质层与研磨剂发生化学反应而流失，进而避免了低介电常数介质层介电常数的增加，有效降低了所制造互连结构的电阻电容延迟，提高了所制造半导体器件的电学性能。综上，本发明提供的互连结构的制作方法，通过在互连结构低介电常数层间介质层上沉积牺牲层，并先通过化学机械研磨去除大部分牺牲层，再利用灰化工艺去除剩余的牺牲层来来阻止化学机械研磨的研磨剂与低介电常数层间介质层接触，防止因研磨剂与低介电常数层间介质层发生化学反应而导致的低介电常数层间介质层中碳离子流失，进而防止低介电常数介质层介电常数值增加，降低了所制造互连结构的电阻电容延迟，提高了所制造半导体器件的电学性能。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种互连结构的制造方法，其特征在于，包括 提供半导体衬底，所述半导体衬底上依次形成有低介电常数层间介质层和牺牲层； 刻蚀所述低介电常数层间介质层和牺牲层，至暴露出半导体衬底，以形成沟槽； 沉积铜金属，所述铜金属填满沟槽井覆盖沟槽两侧的牺牲层； 采用化学机械研磨平坦化所述铜金属和牺牲层，以去除部分牺牲层和部分牺牲层内的铜金属； 采用灰化工艺去除剰余的牺牲层。
2.如权利I所述的互连结构的制造方法，其特征在于，所述低介电常数层间介质层为黑钻石。
3.如权利要求I所述的互连结构的制造方法，其特征在于，所述牺牲层为可灰化材料，厚度范围为100埃至500埃。
4.如权利要求3所述的互连结构的制造方法，其特征在于，所述可灰化材料为非晶质碳。
5.如权利要求I所述的互连结构的制造方法，其特征在于，所述低介电常数层间介质层与牺牲层之间还形成有停止层。
6.如权利要求5所述的互连结构的制造方法，其特征在于，所述停止层与牺牲层的材料不相同，所述停止层的厚度范围为10埃至100埃。
7.如权利要求6所述的互连结构的制造方法，其特征在于，所述停止层为Si02、Si3N4或氮掺杂碳化娃。
8.如权利要求I所述的互连结构的制造方法，其特征在于，所述剩余的牺牲层的厚度范围为50埃至150埃。
9.如权利要求I所述的互连结构的制造方法，其特征在于，所述灰化工艺为干法灰化。
全文摘要
一种互连结构的制造方法，包括提供半导体衬底，所述半导体衬底上依次形成有低介电常数层间介质层和牺牲层；刻蚀所述低介电常数层间介质层和牺牲层，至暴露出半导体衬底，以形成沟槽；沉积铜金属，所述铜金属填满沟槽并覆盖沟槽两侧的牺牲层；采用化学机械研磨平坦化所述铜金属和牺牲层，以去除部分牺牲层和部分牺牲层内的铜金属；采用灰化工艺去除剩余的牺牲层。本发明所制造的互连结构电阻电容延迟小，所制造半导体器件的电学性能好。
文档编号H01L21/768GK102693935SQ201110068920
公开日2012年9月26日 申请日期2011年3月22日 优先权日2011年3月22日
发明者何其旸, 张翼英 申请人:中芯国际集成电路制造(上海)有限公司