专利名称：Edmos器件的制造方法
技术领域：
本发明涉及半导体技术领域，更具体地，本发明涉及一种漏极扩展金属氧化物半导体器件(Extended Drain Metal Oxide Semiconductor, EDMOS)的制造方法。
背景技术：
MOS高压器件在液晶面板驱动、电源管理、直流/交流转换器等芯片中有着广泛的应用。评价高压器件的性能一般包括三个指标击穿电压、导通电阻和开关速度；评价高压器件的可靠性一般包括两个指标安全工作区和热电子注入引起的性能退化。半导体器件中使用的MOS器件类型是N或P沟道漏极扩展金属氧化物半导体 (EDMOS)器件，该器件利用漏极扩展区域提高器件的操作电压，通常被用于诸如电源转换电路中。常用的EDMOS器件有横向扩展晶体管(LDMOS)器件、弱化表面电场(RESURF)晶体管等。EDMOS器件将短沟道操作与高电流处理能力合并，避免高的源-漏极电压造成的源漏击穿。除了性能优势外，EDMOS器件的制造相对易于集成到CMOS处理流程中，从而便于在逻辑、低功率模拟等器件中使用。通常，在高电压应用中使用的EDMOS器件是高压MOS(HVMOS)晶体管器件。现有技术提供了一种EDMOS器件的制造方法，如图1所示，为现有技术制造的EDMOS器件剖面结构示意图，包括提供半导衬底100，所述半导体衬底100内形成有漏极轻掺杂漂移区105和背栅阱区104，所述半导体衬底上形成有栅极结构(包括栅介质层106和栅极材料层109)； 以栅极结构为掩模在半导体衬底内背栅阱区上形成源极轻掺杂区111 ；在栅极结构两侧形成侧墙110 ；在栅极结构一侧，半导体衬底内漏极扩展区上依次沉积硅化物阻挡层(SAB block) 118和源/漏区离子注入阻挡层(S/D implant block) 109 ；以栅极结构、侧墙110、 硅化物阻挡层118和源/漏区离子注入阻挡层109为掩模，分别在半导体衬底内背栅阱区和漏极扩展区内形成源/漏区112和113。现有制作EDMOS器件的工艺通过沉积硅化物阻挡层和源/漏区离子注入阻挡层来增加侧墙的宽度，进而使器件的沟道宽度变大，增大了器件的源/漏极击穿电压，提高器件的性能。在公开号为CN101197^1A的中国专利申请中可以发现更多关于现有制造EDMOS器件的技术信息。在实际中发现，现有技术制作EDMOS器件的制作方法在沉积硅化物阻挡层和源/ 漏离子注入阻挡层沉积过程中版图复杂且很难采用自对准工艺实现，实际操作时存在操作误差，当漏极到栅极的距离小于2um时，尤其是漏极到栅极的距离小于Ium时，这个误差就会占主导地位，严重影响所制造EDMOS器件的良品率。
发明内容
本发明解决的问题是提供一种EDMOD器件的制造方法，所述方法在制造EDMOS器件过程中能够简化版图，有效降低操作误差，且所生产的EDMOS器件良品率高。为解决上述问题，本发明提供一种EDMOD器件的制造方法，包括提供半导体衬底，所述半导体衬底内包含有漏极轻掺杂漂移区和背栅阱区，所述半导体衬底上形成有栅氧化层；在漏极轻掺杂漂移区上表面形成伪栅结构，在伪栅结构一侧形成栅极结构，所述栅极结构两侧分别暴露出漏极轻掺杂漂移区和背栅阱区；在伪栅结构和栅极结构两侧形成侧墙；在漏极轻掺杂漂移区以伪栅结构及其侧墙为掩模进行漏极重掺杂离子注入，在背栅阱区以栅极结构及其侧墙为掩模进行源极重掺杂离子注入。可选的，所述伪栅结构和栅极结构的形成包括在所述栅氧化层上沉积多晶硅层； 图形化所述多晶硅层形成伪栅和栅极；去除未被伪栅和栅极覆盖的栅氧化层，形成伪栅结构和栅极结构的栅氧化层。可选的，所述伪栅和栅极采用等离子刻蚀工艺形成。可选的，所述等离子刻蚀的刻蚀气体为CF4、CF4/02、NF3> SF6, C2F6/02、C3F8, C4F8, CHF3> Cl2, BC13、CHCl3, CH2Cl2, C3Cl8, C4Cl8, NCl3 或 SiF4 中的一种或其组合。可选的，所述伪栅结构和栅极结构的宽度范围分别为0. 18 Ium和0. 5 1. 2um, 所述伪栅结构和栅极结构之间的距离范围为0. 2 0. 5um。可选的，于所述伪栅结构和栅极结构两侧侧墙形成之前还包括以栅极结构为掩模在背栅阱区进行源极轻掺杂离子注入。为解决上述问题，本发明还供了另一种EDMOD器件的制造方法，包括提供半导体衬底，所述半导体衬底内包含漏极轻掺杂漂移区和位于漏极轻掺杂漂移区两侧的背栅阱区，所述半导体衬底上形成有栅氧化层；在所述漏极轻掺杂漂移区上方形成两个伪栅结构，在伪栅结构一侧形成栅极结构，所述栅极结构两侧分别暴露出漏极轻掺杂漂移区和背栅阱区；在伪栅结构和栅极结构两侧形成侧墙；在漏极轻掺杂漂移区以伪栅结构及其侧墙为掩模进行漏极重掺杂离子注入，在背栅阱区以栅极结构及其侧墙为掩模进行源极重掺杂离子注入。可选的，所述两个伪栅结构之间的距离为0. 24 0. 35um。可选的，所述伪栅结构和栅极结构的形成包括在所述栅氧化层上沉积多晶硅层； 图形化所述多晶硅层形成伪栅和栅极；去除未被伪栅和栅极覆盖的栅氧化层，形成伪栅结构和栅极结构的栅氧化层。可选的，所述伪栅和栅极采用等离子刻蚀工艺形成。可选的，所述等离子刻蚀的刻蚀气体为CF4、CF4/02、NF3> SF6, C2F6/02、C3F8, C4F8, CHF3> Cl2, BC13、CHCl3, CH2Cl2, C3Cl8, C4Cl8, NCl3 或 SiF4 中的一种或其组合。可选的，所述伪栅结构和栅极结构的宽度范围分别为0. 18 Ium和0. 5 1. 2um, 所述伪栅结构和栅极结构之间的距离范围为0. 2 0. 5um。可选的，所述伪栅结构和栅极结构两侧侧墙形成之前还包括以栅极结构为掩模在背栅阱区进行源极轻掺杂离子注入。可选的，所述EDMOS器件为共用漏极的两个N型EDMOS器件或P型EDMOD器件。与现有技术相比，本发明具有以下优点本发明通过在漏极扩展区上方的半导体衬底上沉积伪栅结构来简化制造EDMOS器件过程的中版图，有效降低操作误差，提高所制造EDMOS器件的良品率。此外，本发明还可以运用到制造共用漏极的N型或P型EDM0S，使各器件之间的隔离简单，便于电路的扩展。
图1示出了现有工艺制作的EDMOS器件剖面结构示意图；图2示出了本发明一种EDMOS器件制作方法的流程示意图；图3 图7示出了本发明一个实施例的各阶段EDMOS器件剖面结构示意图；图8示出了本发明另一种EDMOS器件制作方法的流程示意图；图9示出了本发明又一实施例共用漏极的EDMOS器件剖面结构示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术部分所述，现有技术主要通过在DEMOS器件漏极扩展区上的半导体衬底上依次沉积硅化物阻挡层和源\漏极离子注入阻挡层来增加沟道的宽度，但该工艺版图复杂且在实现的过程中存在操作误差，当漏极到栅极的距离小于2um时，尤其是漏极到栅极的距离小于Ium时，这个误差就会占主导地位，严重影响所制造EDMOS器件的良品率。参考图2，示出了本发明一种EDMOS器件的制造方法，包括执行步骤S201，提供半导体衬底，所述半导体衬底内包含有漏极轻掺杂漂移区和背栅阱区，所述半导体衬底上形成有栅氧化层；执行步骤S202，在漏极轻掺杂漂移区上表面形成伪栅结构，在伪栅结构一侧形成栅极结构，所述栅极结构两侧分别暴露出漏极轻掺杂漂移区和背栅阱区；执行步骤S203，在伪栅结构和栅极结构两侧形成侧墙；执行步骤S204，在漏极轻掺杂漂移区以伪栅结构及其侧墙为掩模进行漏极重掺杂离子注入，在背栅阱区以栅极结构及其侧墙为掩模进行源极重掺杂离子注入。其中，所述伪栅结构和栅极结构的形成包括在所述栅氧化层上沉积多晶硅层； 图形化所述多晶硅层形成伪栅和栅极；去除未被伪栅和栅极覆盖的栅氧化层，形成伪栅结构和栅极结构的栅氧化层。所述伪栅结构和栅极结构两侧侧墙形成之前还包括以栅极结构为掩模在背栅阱区进行源极轻掺杂离子注入。接下来，结合具体的实施例，对本发明EDMOD器件制造方法进行说明。请结合附图 3 图7，为本发明一个实施例的各阶段EDMOD器件剖面结构示意图。如图3所示，提供半导体衬底200，所述半导体衬底内包含有漏极轻掺杂漂移区 205和背栅阱区204，所述半导体衬底上形成有栅氧化层206。对于高压N型EDMOS器件，所述半导体衬底200为高压P阱，该高压P阱通常具有相对较低的掺杂浓度，它可以是外延层或P型导电类型的其它层。在高压P阱内进行P型离子体注入(body implant)，以形成背栅阱区204，所述P型离子的掺杂离子浓度比高压P 阱区200内掺杂离子的浓度高。接着，对P型高压阱200内背栅阱区204以外的区域进行漏极扩展区的N型离子注入和退火工艺，形成漏极轻掺杂漂移区205。所述栅氧化层206为二氧化硅(SiO2)或掺杂铪(Hf)的二氧化硅，其厚度根据产品要求及工艺条件确定，实际生产中，所述栅氧化层206的厚度为Inm至20nm。所述栅氧化层可通过热氧化工艺或化学气相沉积(CVD)的方法形成，其具体形成方法作为本领域技术人员公知的技术，在此不做赘述。对于高压P型EDMOS器件，所述半导体衬底200为高压N阱，该高压N阱通常具有相对较低的掺杂浓度，它可以是外延层或N型导电类型的其它层。在高压N阱内进行N型离子体注入，所注入的N型离子比高压N阱区200内掺杂离子的浓度高，形成背栅阱区204。 对N型高压阱200内背栅阱区204以外的区域进行漏极扩展区的P型离子注入和退火工艺， 形成轻掺杂漂移区205。所述栅氧化层206材质与形成工艺与N型EDMOS器件栅氧化层一样。如图4所示，在漏极轻掺杂漂移区205上表面形成伪栅结构，在伪栅结构一侧形成栅极结构，所述栅极结构两侧分别暴露出漏极轻掺杂漂移区和背栅阱区。所述伪栅结构和栅极结构的形成包含在所述栅氧化层206上沉积多晶硅层(图未示)；图形化所述多晶硅层形成伪栅208和栅极209 ；去除未被伪栅208和栅极209覆盖的栅氧化层，形成伪栅结构和栅极结构的栅氧化层206b和206a。其中，所述伪栅结构由伪栅208和栅氧化层206b构成，栅极结构由栅极209和栅氧化层206a构成。采用等离子体刻蚀工艺图形化所述多晶硅层，形成伪栅208和栅极209。所述等离子体刻蚀工艺采用的刻蚀气体为 CF4、CF4/02、NF3> SF6, C2F6/02、C3F8, C4F8, CHF3> Cl2, BC13、 CHCl3, CH2Cl2, C3Cl8, C4Cl8, NCl3或SiF4中的一种或其组合。所述伪栅结构和栅极结构的宽度根据产品的要求及工艺条件决定。在具体实施例中，所述伪栅结构和栅极结构的宽度范围分别为0. 18 Ium和0. 5 1. 2um，所述伪栅结构和栅极结构之间的距离范围为0. 2 0. 5um。利用氢氟酸(HF)刻蚀溶液去除所述未被伪栅和栅极覆盖的栅氧化层。所述氢氟酸溶液质量百分比浓度小于等于2%，反应的温度范围为22 24摄氏度；刻蚀的速率范围为50 60埃每分钟，刻蚀的反应时间根据产品要求及工艺条件决定。如图5所示，以栅极结构为掩模进行源极轻掺杂离子注入，形成源极轻掺杂区 211。对于N型EDMOS器件，源极轻掺杂区211掺杂离子的导电类型为N型；对于P型 EDMOS器件，源极轻掺杂区211掺杂离子的导电类型为P型。其具体的掺杂离子以及离子注入方法与现有技术相同，作为本领域技术人员的公知技术，在此不做赘述。如图6所示，在伪栅结构和栅极结构两侧形成侧墙210。本实施例中，所述侧墙210可以为单层结构，其材质为氮化硅。在其他实施例中， 所述侧墙210还可以为多层结构，例如为氧化硅-氮化硅-氧化硅组成的ONO结构。所述侧墙210的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。最后，如图7所示，在漏极轻掺杂漂移区205以伪栅结构及其侧墙为掩模进行漏极重掺杂离子注入，形成漏极重掺杂区213 ；在背栅阱区204以栅极结构及其侧墙为掩模进行源极重掺杂离子注入，形成源极重掺杂区212。对于N型EDMOS器件，所述漏极重掺杂区213和源极重掺杂区212掺杂离子的导电类型为N型；对于P型EDMOS器件，所述源极重掺杂区212和漏极重掺杂区213掺杂离子的导电类型为P型。其重掺杂离子注入的掺杂离子和离子注入方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。参考图8，示出了另一种EDMOS器件的制造方法，包括执行步骤S301，提供半导体衬底，所述半导体衬底内包含漏极轻掺杂漂移区和位于漏极轻掺杂漂移区两侧的背栅阱区，所述半导体衬底上形成有栅氧化层；执行步骤S302，在所述漏极轻掺杂漂移区上方形成两个伪栅结构，在伪栅结构一侧形成栅极结构，所述栅极结构两侧分别暴露出漏极轻掺杂漂移区和背栅阱区；执行步骤S303，在伪栅结构和栅极结构两侧形成侧墙；执行步骤S304，在漏极轻掺杂漂移区以伪栅结构及其侧墙为掩模进行漏极重掺杂离子注入，在背栅阱区以栅极结构及其侧墙为掩模进行源极重掺杂离子注入。其中，所述伪栅结构和栅极结构的形成包括在所述栅氧化层上沉积多晶硅层； 图形化所述多晶硅层形成伪栅和栅极；去除未被伪栅和栅极覆盖的栅氧化层，形成伪栅结构和栅极结构的栅氧化层。所述伪栅结构和栅极结构两侧侧墙形成之前还包括以栅极结构为掩模在背栅阱区进行源极轻掺杂离子注入。在具体的实施例中，该EDMOS器件的制造方法实际上是将两个N型EDMOS器件或两个P型EDMOD器件制作在一起，共用一个漏极，并通过一个漏接触连线引出。共用一个漏极的EDMOS器件中每个EDMOS器件的制作方法与上实施例中N型EDMOS器件或P型EDMOD 器件的制作方法完全相同，其所制造的EDMOS器件的剖面结构示意图如图9所示。当图9为两个N型EDMOS器件共用一个漏极时，包括高压P阱300，P型背栅阱区 304以及形成于P型背栅阱区304内的N型源极轻掺杂区311和N型源极重掺杂区312、N 型漏极轻掺杂漂移区305以及形成于N型漏极轻掺杂漂移区305内两个N型EDMOS器件共用的N型漏极重掺杂区313、N型漏极轻掺杂漂移区305上方由伪栅308和栅氧化层306b 构成的伪栅机构以及伪栅结构两侧的侧墙310、与伪栅结构相邻且距N型重掺杂区313较远半导体衬底上由栅极309和栅氧化层306a构成的栅极结构及其两侧的侧墙310，其中所述共用一个漏极的两个N型EDMOS器件关于N型漏极重掺杂区313对称。当图9为两个P型EDMOS器件共用一个漏极时，包括高压N阱300，N型背栅阱区 304以及形成于P型背栅阱区304内的P型源极轻掺杂区311和P型源极重掺杂区312、P 型漏极轻掺杂漂移区305以及形成于P型漏极轻掺杂漂移区305内两个P型EDMOS器件共用的P型漏极重掺杂区313、P型漏极轻掺杂漂移区305上方由伪栅308和栅氧化层306b 构成的伪栅机构以及伪栅结构两侧的侧墙310、与伪栅结构相邻且距P型重掺杂区313较远半导体衬底上由栅极309和栅氧化层306a构成的栅极结构及其两侧的侧墙310，其中所述共用一个漏极的两个P型EDMOS器件关于P型漏极重掺杂区313对称。两个EDMOS器件共用一个漏极的优点是使器件之间的隔离变得简单。在实际的应用过程中，通常将将共用漏极的EDMOS器件成排的制造在同一半导体衬底上，以便于结构的扩展。综上，本发明通过在漏极扩展区上方的半导体衬底上沉积伪栅结构来代替传统工艺中利用沉积硅化物阻挡层和源/漏离子注入阻挡层沉积工艺来提高EDMOS器件的击穿电压，该方法版图简单，有效降低了在制造漏极与栅极之间距离小于2um的EDMOS器件过程中因沉积硅化物阻挡层和源/漏离子注入阻挡层而产生操作误差，提高了所制造EDMOS器件的良品率。 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种EDMOS器件的制造方法，其特征在于，包括提供半导体衬底，所述半导体衬底内包含有漏极轻掺杂漂移区和背栅阱区，所述半导体衬底上形成有栅氧化层；在漏极轻掺杂漂移区上表面形成伪栅结构，在伪栅结构一侧形成栅极结构，所述栅极结构两侧分别暴露出漏极轻掺杂漂移区和背栅阱区；在伪栅结构和栅极结构两侧形成侧墙；在漏极轻掺杂漂移区以伪栅结构及其侧墙为掩模进行漏极重掺杂离子注入，在背栅阱区以栅极结构及其侧墙为掩模进行源极重掺杂离子注入。
2.如权利要求1所述的EDMOS器件的制造方法，其特征在于，所述伪栅结构和栅极结构的形成包括在所述栅氧化层上沉积多晶硅层；图形化所述多晶硅层形成伪栅和栅极；去除未被伪栅和栅极覆盖的栅氧化层，形成伪栅结构和栅极结构的栅氧化层。
3.如权利要求2所述的EDMOS器件的制造方法，其特征在于，所述伪栅和栅极采用等离子刻蚀工艺形成。
4.如权利要求3所述的EDMOS器件的制造方法，其特征在于，所述等离子刻蚀的刻蚀气体为 CF4、CF4/02、NF3、SF6, C2F6/02、C3F8, C4F8, CHF3, Cl2, BCl3, CHCl3, CH2Cl2^C3Cl8, C4Cl8, NCl3 或SiF4中的一种或其组合。
5.如权利要求1所述的EDMOS器件的制造方法，其特征在于，所述伪栅结构和栅极结构的宽度范围分别为0. 18 Ium和0. 5 1. 2um，所述伪栅结构和栅极结构之间的距离范围为 0. 2 0. 5um。
6.如权利要求1所述的EDMOS器件的制造方法，其特征在于，于所述伪栅结构和栅极结构两侧侧墙形成之前还包括以栅极结构为掩模在背栅阱区内进行源极轻掺杂离子注入。
7.—种EDMOS器件的制造方法，其特征在于，包括提供半导体衬底，所述半导体衬底内包含漏极轻掺杂漂移区和位于漏极轻掺杂漂移区两侧的背栅阱区，所述半导体衬底上形成有栅氧化层；在所述漏极轻掺杂漂移区上方形成两个伪栅结构，在各伪栅结构一侧形成栅极结构， 所述栅极结构两侧分别暴露出漏极轻掺杂漂移区和背栅阱区；在伪栅结构和栅极结构两侧形成侧墙；在漏极轻掺杂漂移区以伪栅结构及其侧墙为掩模进行漏极重掺杂离子注入，在背栅阱区以栅极结构及其侧墙为掩模进行源极重掺杂离子注入。
8.如权利要求7所述的EDMOS器件的制造方法，其特征在于，所述两个伪栅结构之间的距离为0. 24 0. 35um。
9.如权利要求7所述的EDMOS器件的制造方法，其特征在于，所述伪栅结构和栅极结构的形成包括在所述栅氧化层上沉积多晶硅层；图形化所述多晶硅层形成伪栅和栅极；去除未被伪栅和栅极覆盖的栅氧化层，形成伪栅结构和栅极结构的栅氧化层。
10.如权利要求9所述的EDMOS器件的制造方法，其特征在于，所述伪栅和栅极采用等离子刻蚀工艺形成。
11.如权利要求10所述的EDMOS器件的制造方法，其特征在于，所述等离子刻蚀的刻蚀气体为 CF4λ CF4/O2 Λ NF3Λ SF6Λ C2F6/O2 Λ C3F8λ C4F8λ CHF3Λ Cl2、BC13、CHCl3Λ CH2Cl2 Λ C3C18、C4C18、 NCl3或SiF4中的一种或其组合。
12.如权利要求7所述的EDMOS器件的制造方法，其特征在于，所述伪栅结构和栅极结构的宽度范围分别为0. 18 Ium和0. 5 1. 2um，所述伪栅结构和栅极结构之间的距离范围为0. 2 0. 5um。
13.如权利要求7所述的EDMOS器件的制造方法，其特征在于，所述伪栅结构和栅极结构两侧侧墙形成之前还包括以栅极结构为掩模在背栅阱区进行源极轻掺杂离子注入。
14.如权利要求7所述的EDMOS器件的制造方法，其特征在于，所述EDMOS器件为共用漏极的两个N型EDMOS器件或P型EDMOD器件。
全文摘要
一种EDMOS器件的制造方法，通过在EDMOS器件漏极扩展区上方的半导体衬底上沉积伪栅结构来代替传统工艺中利用沉积硅化物阻挡层和源/漏离子注入阻挡层沉积工艺，提高EDMOS器件的击穿电压。该EDMOD器件的制造方法还可以制造共用漏极的EDMOD器件，其优点是使器件之间的隔离变得简单、便于结构扩展。本发明EDMOS器件的制造方法版图简单，有效降低了在制造漏极与栅极之间距离小于2μm的EDMOS器件过程中因沉积硅化物阻挡层和源/漏离子注入阻挡层而产生操作误差，提高了所制造EDMOS器件的良品率。
文档编号H01L21/336GK102184867SQ20111010326
公开日2011年9月14日 申请日期2011年4月22日 优先权日2011年4月22日
发明者刘正超 申请人:上海宏力半导体制造有限公司