专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件。更具体而言，本发明涉及一种包括晶体管的半导体器件。本发明还涉及这种半导体器件的制造方法。
背景技术：
在当前的半导体集成电路中，S0I(Semiconductor-On-Insulator)技术或者UTSOI(Ultra Thin Semiconductor-On-Insulator)技术得到了越来越广泛的应用。例如，对于亚22nm的CMOS器件而言，UTSOI技术是一种很有前景的技术。然而，对于使用SOI或者UTSOI技术的半导体器件而言，一个关键的问题在于难以改善器件的性能，特别是器件的速度。用于提高器件速度的常规的迁移率增强应力技术，比如应力衬层(liner)、源/漏区中嵌入SiGe/SiC等等由于更小的栅极间距和更薄的本征源 /漏区而难以应用。因此，需要能够改善SOI半导体器件的性能、特别是器件的速度的解决方案。
发明内容
本发明的其中一个目的是克服以上缺点中的至少一些，并提供一种改进的半导体器件及其制造方法。根据本发明的一个方面，提供了一种半导体器件，包括衬底，所述衬底包括基底层、位于所述基底层上的绝缘层和位于所述绝缘层上的半导体层；以及，形成于所述衬底上的第一晶体管和第二晶体管，所述第一和第二晶体管通过形成于所述衬底中的沟槽隔离结构彼此隔开。其中，所述第一和第二晶体管中至少一个晶体管下方的所述基底层的至少一部分是有应变的，且所述基底层的有应变的部分与所述绝缘层相邻。根据本发明的另一个方面，提供了一种制造半导体器件的方法，包括提供衬底，所述衬底包括基底层、位于所述基底层上的绝缘层和位于所述绝缘层上的半导体层；在所述衬底中形成隔离沟槽；使位于所述隔离沟槽至少一侧的绝缘层下方的基底层的至少一部分非晶化，且所述基底层的非晶化的部分与所述绝缘层相邻；形成应力膜，所述应力膜覆盖所述隔离沟槽的底部和内壁；在所述应力膜上形成电介质材料以填充所述隔离沟槽；使所述基底层的非晶化的部分再结晶从而形成所述基底层的有应变的部分；以及，在所述隔离沟槽两侧的衬底上分别形成第一晶体管和第二晶体管。
本发明的这些和其它目的、特征和优点将会从结合附图对于本发明示例性实施例的以下详细描述中变得更为清楚明了。在附图中
图I示出了根据本发明的示例性实施例的半导体器件的横截面示意图。图2A示出了根据本发明的示例性实施例制造半导体器件的方法的第一步骤。图2B示出了根据本发明的示例性实施例制造半导体器件的方法的第二步骤。
图2C示出了根据本发明的示例性实施例制造半导体器件的方法的第三步骤。图2D示出了根据本发明的示例性实施例制造半导体器件的方法的第四步骤。图2E示出了根据本发明的示例性实施例制造半导体器件的方法的第五步骤。图2F示出了根据本发明的示例性实施例制造半导体器件的方法的第六步骤。图2G示出了根据本发明的示例性实施例制造半导体器件的方法的第七步骤。
具体实施例方式以下将结合附图详细描述本发明的示例性实施例。附图是示意性的，并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。在附图中，相同的附图标记表示相同或相似的部件。为了使本发明的技术方案更加清楚，本领域熟知的工 艺步骤及器件结构在此省略。首先，参照图I详细描述根据本发明的示例性实施例的半导体器件。图I示出了根据本发明示例性实施例的半导体器件的横截面示意图。如图I所示，根据本发明示例性实施例的半导体器件包括衬底100以及形成于衬底100上的第一晶体管300a和第二晶体管300b。衬底100包括基底层101、位于基底层101上的绝缘层102和位于绝缘层102上的半导体层103。作为实例，基底层101可以由半导体材料形成。例如，基底层101可以包括硅，或者硅和二氧化硅的组合。基底层101也可以由多个层叠加形成。绝缘层102例如可以包括但不限于从以下材料构成的组中选取的材料或材料组合二氧化硅、氮化硅等。半导体层103例如可以包括但不限于从以下材料构成的组中选取的材料或材料组合硅、锗硅、碳化硅等。第一和第二晶体管300a和300b可以通过形成于衬底100中的沟槽隔离结构200彼此隔开。沟槽隔离结构200可以穿过半导体层103、绝缘层102以及基底层101的一部分。作为实例，沟槽隔离结构200可以包括形成于隔离沟槽的底部和内壁上的应力膜202，以及形成于应力膜202上以填充所述隔离沟槽的电介质材料203。用于形成应力膜202的材料可以包括但不限于氮化物。在一个实例中，应力膜202可以包括但不限于从以下材料构成的组中选取的材料或材料组合氮化硅、氮化硼等。电介质材料203可以包括但不限于从以下材料构成的组中选取的材料或材料组合二氧化硅、氮化硅等。第一和第二晶体管300a和300b中至少一个晶体管下方的基底层101的至少一部分105是有应变的，并且基底层101的有应变的部分105与绝缘层102相邻。在一个实例中，基底层101的有应变的部分105还可以与沟槽隔离结构200的应力膜202相邻。在晶体管的工作过程中，基底层的有应变的部分可以增大晶体管的沟道中载流子的迁移率，从而提高器件速度并由此改善器件的性能。需要注意的是，尽管在图I中示出了第一和第二晶体管300a和300b这两者下方的基底层都包括有应变的部分，但是本发明不限于此。本领域技术人员可以根据具体应用或者电路设计的需要，使第一和第二晶体管其中之一下方的基底层包括有应变的部分。正如以上所述，第一和第二晶体管中至少一个晶体管下方的基底层的至少一部分是有应变的。可选地，衬底100还可以包括位于基底层101中的埋置绝缘层(未示出)，并且基底层的有应变的部分可以位于所述埋置绝缘层上方。在图I所示的示例性实施例中，第一晶体管300a可以包括形成于衬底100的半导体层103上的第一栅极叠层301a以及分别位于所述第一栅极叠层301a两侧的半导体层103中的第一源区302a和第一漏区303a，并且第二晶体管300b可以包括形成于衬底100的半导体层103上的第二栅极叠层301b以及分别位于所述第二栅极叠层301b两侧的半导体层103中的第二源区302b和第二漏区303b。第一栅极叠层可以包括第一栅极电介质以及形成在第一栅极电介质上的第一栅电极。第二栅极叠层可以包括第二栅极电介质以及形成在第二栅极电介质上的第二栅电极。可选地，如图I所示，第一晶体管300a还可以包括形成在第一栅极叠层301a的侧壁上的第一侧墙隔离层(spacer) 304a，并且第二晶体管300b还可以包括形成在第二栅极叠层301b的侧壁上的第二侧墙隔离层304b。需要注意的是，本发明中的第一和第二晶体管的结构并不限于图I中所示的结构，第一和第二晶体管也可以是其它类型的晶体管。本领域技术人员可以根据需要，来选择或确定第一和第二晶体管的具体结构。 第一和第二晶体管300a和300b可以均为N型晶体管或者均为P型晶体管。在一个实例中，第一和第二晶体管300a和300b中的一个晶体管为N型晶体管，另一个晶体管为P型晶体管，这样的第一和第二晶体管可以构成CMOS器件。在这种情况下，N型晶体管和P型晶体管中每一个晶体管下方的基底层的至少一部分可以是有应变的，其中所述N型晶体管下方的基底层的有应变的部分呈拉伸应变的状态并且所述P型晶体管下方的基底层的有应变的部分呈压缩应变的状态。这样，N型晶体管和P型晶体管的速度都能得以提高，由此改善整个半导体器件的性能。下面参照图2A至2G详细描述根据本发明的示例性实施例制造半导体器件的方法。图2A示出了根据本发明的示例性实施例制造半导体器件的方法的第一步骤。在该步骤中，提供衬底100。衬底100包括基底层101、位于基底层101上的绝缘层102和位于绝缘层102上的半导体层103。作为实例，基底层101可以由半导体材料形成。例如，基底层101可以包括硅，或者硅和二氧化硅的组合。基底层101也可以由多个层叠加形成。绝缘层102例如可以包括但不限于从以下材料构成的组中选取的材料或材料组合二氧化硅、氮化硅等。半导体层103例如可以包括但不限于从以下材料构成的组中选取的材料或材料组合硅、锗硅、碳化硅等。可选地，衬底100还可以包括位于基底层101中的埋置绝缘层(未示出)。图2B示出了根据本发明的示例性实施例制造半导体器件的方法的第二步骤。在该步骤中，在衬底100中形成隔离沟槽201。隔离沟槽201可以穿过半导体层103、绝缘层102以及基底层101的一部分。在一个实例中，可以通过刻蚀来形成隔离沟槽。在衬底100包括位于基底层101中的埋置绝缘层(未示出)的实例中，隔离沟槽201可以形成为穿过半导体层103、绝缘层102以及基底层101的一部分而延伸至所述埋置绝缘层的上表面。在这种情况下，埋置绝缘层例如用作形成隔离沟槽的刻蚀停止层。图2C示出了根据本发明的示例性实施例制造半导体器件的方法的第三步骤。在该步骤中，使位于隔离沟槽201至少一侧的绝缘层102下方的基底层101的至少一部分非晶化，且基底层101的非晶化的部分104与绝缘层102相邻。在一个实例中，通过离子注入使位于隔离沟槽201至少一侧的绝缘层102下方的基底层101的至少一部分非晶化。所述离子注入例如可以是有角度的离子注入。通过离子注入工艺，被注入的离子可以穿过半导体层103和绝缘层102，使得与绝缘层102相邻的基底层101的至少一部分非晶化。被注入的离子例如可以是锗或氙等等。需要注意的是，尽管在图2C中示出了基底层101的非晶化的部分104的底部与隔离沟槽201的底部位于同一水平面上，但本发明不限于此。本领域技术人员可以根据需要，来选择非晶化的部分104的深度。例如，可以通过控制离子注入时被注入的离子的能量或者离子注入的角度等，来控制非晶化的部分104的深度。另外，还需要注意的是，尽管在图2C中示出了使位于隔离沟槽201两侧的绝缘层102下方的基底层101均包括非晶化的部分104，但是本发明不限于此。本领域技术人员可以根据具体应用或者电路设计的需要，使位于隔离沟槽201两侧中其中一侧的绝缘层102下方的基底层101包括非晶化的部分104。在一个实例中，这可以通过掩蔽隔离沟槽一侧的衬底并对隔离沟槽另一侧的衬底进行离子注入来实现。正如以上所述，在根据本发明的示例性实施例制造半导体器件的方法的第三步骤中，使位于隔离沟槽201至少一侧的绝缘层 102下方的基底层101的至少一部分非晶化。图2D示出了根据本发明的示例性实施例制造半导体器件的方法的第四步骤。在该步骤中，形成应力膜202，应力膜202覆盖隔离沟槽的底部和内壁。可以通过例如沉积来形成应力膜202。应力膜202是有应变的。用于形成应力膜202的材料可以包括但不限于氮化物。在一个实例中，应力膜202可以包括但不限于从以下材料构成的组中选取的材料或材料组合氮化硅、氮化硼等。可选地，应力膜202除了覆盖隔离沟槽的底部和内壁之外，还可以覆盖隔离沟槽两侧的衬底，如图2D中所示。如果希望之后在衬底100上形成N型晶体管，则应力膜202可以形成为呈拉伸应变状态的应力膜。如果希望之后在衬底100上形成P型晶体管，则应力膜202可以形成为呈压缩应变状态的应力膜。在一个实例中，希望在后续步骤中在隔离沟槽两侧的衬底上分别形成N型晶体管和P型晶体管以构成CMOS器件。在这种情况下，可以在隔离沟槽底部的至少一部分和隔离沟槽的内壁之一上形成呈拉伸应变状态的应力膜，并且在隔离沟槽底部的其余部分和隔离沟槽的另一内壁上形成呈压缩应变状态的应力膜。在一个实例中，这可以通过以下方式来实现掩蔽隔离沟槽底部的至少一部分和隔离沟槽的内壁之一，在隔离沟槽底部的其余部分和隔离沟槽的另一内壁上形成呈压缩应变状态的应力膜；之后掩蔽隔离沟槽的已经形成应力膜的部分，在隔离沟槽内的其余部分上形成呈拉伸应变状态的应力膜。图2E示出了根据本发明的示例性实施例制造半导体器件的方法的第五步骤。在该步骤中，在应力膜202上形成电介质材料203以填充隔离沟槽。可以通过例如沉积来形成电介质材料203。电介质材料203例如可以包括但不限于从以下材料构成的组中选取的材料或材料组合二氧化硅、氮化硅等。可选地，在应力膜202上形成电介质材料203之后，可以进行化学机械抛光(CMP)工艺。图2F示出了根据本发明的示例性实施例制造半导体器件的方法的第六步骤。在该步骤中，使基底层101的非晶化的部分104再结晶从而形成基底层101的有应变的部分105。通过这一再结晶的步骤，使应变从应力膜202转移到基底层101的部分105。在应力膜202形成为呈拉伸应变状态的应力膜的情况下，基底层101的有应变的部分105呈拉伸应变的状态。在应力膜202形成为呈压缩应变状态的应力膜的情况下，基底层101的有应变的部分105呈压缩应变的状态。在一个实例中，通过热退火使基底层的非晶化的部分再结晶。该热退火例如可以在600-800°C的温度下进行。基底层101的有应变的部分105可以与应力膜202相邻 。在衬底100包括位于基底层101中的埋置绝缘层(未示出)的实例中，基底层101的有应变的部分105可以位于所述埋置绝缘层上方。图2G示出了根据本发明的示例性实施例制造半导体器件的方法的第七步骤。在该步骤中，在隔离沟槽两侧的衬底100上分别形成第一晶体管300a和第二晶体管300b。在一个实例中，在形成第一晶体管300a和第二晶体管300b之前，可以去除衬底100的表面之上的应力膜和电介质材料。例如，这可以通过先刻蚀掉衬底的表面之上的应力膜、然后再刻蚀电介质材料使得电介质材料与应力膜齐平来实现。当然，也可以先刻蚀电介质材料然后再刻蚀应力膜。作为实例，可以通过以下方式来形成第一晶体管300a和第二晶体管300b :在隔离沟槽两侧的衬底100的半导体层103上分别形成第一栅极叠层301a和第二栅极叠层301b，然后在第一栅极叠层301a两侧的半导体层103中分别形成第一源区302a和第一漏区303a并且在第二栅极叠层301b两侧的半导体层103中分别形成第二源区302b和第二漏区303b。第一栅极叠层可以包括第一栅极电介质以及形成在第一栅极电介质上的第一栅电极。第二栅极叠层可以包括第二栅极电介质以及形成在第二栅极电介质上的第二栅电极。可选地，在形成第一栅极叠层301a和第二栅极叠层301b之后，可以在第一栅极叠层301a的侧壁上形成第一侧墙隔离层304a并且在第二栅极叠层301b的侧壁上形成第二侧墙隔离层304b。需要注意的是，本发明中的第一和第二晶体管的结构并不限于图2G中所示的结构，第一和第二晶体管也可以是其它类型的晶体管。本领域技术人员可以根据需要，来确定要形成的第一和第二晶体管的具体结构。第一和第二晶体管300a和300b可以均形成为N型晶体管或者均形成为P型晶体管。在一个实例中，第一和第二晶体管300a和300b中的一个晶体管形成为N型晶体管，另一个晶体管形成为P型晶体管，这样的第一和第二晶体管可以构成CMOS器件。在这种情况下，N型晶体管和P型晶体管中每一个晶体管下方的基底层的至少一部分可以是有应变的，其中所述N型晶体管下方的基底层的有应变的部分呈拉伸应变的状态并且所述P型晶体管下方的基底层的有应变的部分呈压缩应变的状态。这样，N型晶体管和P型晶体管的速度都能得以提高，由此改善整个半导体器件的性能。尽管已经参照附图详细地描述了本发明的示例性实施例，但是这样的描述应当被认为是说明性或示例性的，而不是限制性的；本发明并不限于所公开的实施例。上面以及权利要求中描述的不同实施例也可以加以组合。本领域技术人员在实施要求保护的本发明时，根据对于附图、说明书以及权利要求的研究，能够理解并实施所公开的实施例的其他变型，这些变型也落入本发明的保护范围内。在权利要求中，词语“包括”并不排除其他部件或步骤的存在并且“一”或“一个”并不排除复数。在相互不同的从属权利要求中陈述了若干技术手段的事实并不意味着这些技术手段的组合不能有利地加以利用 。
权利要求
1.一种半导体器件,包括 衬底，所述衬底包括基底层、位于所述基底层上的绝缘层和位于所述绝缘层上的半导体层；以及 形成于所述衬底上的第一晶体管和第二晶体管，所述第一和第二晶体管通过形成于所述衬底中的沟槽隔离结构彼此隔开， 其中，所述第一和第二晶体管中至少一个晶体管下方的所述基底层的至少一部分是有应变的，且所述基底层的有应变的部分与所述绝缘层相邻。
2.根据权利要求I所述的半导体器件，其中所述沟槽隔离结构穿过所述半导体层、所述绝缘层和所述基底层的一部分。
3.根据权利要求I所述的半导体器件，其中所述沟槽隔离结构包括形成于隔离沟槽的底部和内壁上的应力膜，以及形成于所述应力膜上以填充所述隔离沟槽的电介质材料。
4.根据权利要求3所述的半导体器件，其中所述应力膜包括氮化物。
5.根据权利要求3所述的半导体器件，其中所述基底层的有应变的部分与所述沟槽隔离结构的应力膜相邻。
6.根据权利要求I所述的半导体器件，其中所述衬底还包括位于所述基底层中的埋置绝缘层，并且所述基底层的有应变的部分位于所述埋置绝缘层上方。
7.根据权利要求I所述的半导体器件，其中所述第一晶体管包括形成于所述衬底的半导体层上的第一栅极叠层以及分别位于所述第一栅极叠层两侧的第一源区和第一漏区，并且所述第二晶体管包括形成于所述衬底的半导体层上的第二栅极叠层以及分别位于所述第二栅极叠层两侧的第二源区和第二漏区。
8.根据前述权利要求中任一项所述的半导体器件，其中所述第一和第二晶体管中的一个晶体管为N型晶体管，并且所述第一和第二晶体管中的另一个晶体管为P型晶体管。
9.根据权利要求8所述的半导体器件，其中所述N型晶体管和所述P型晶体管中每一个晶体管下方的所述基底层的至少一部分是有应变的。
10.根据权利要求9所述的半导体器件，其中所述N型晶体管下方的所述基底层的有应变的部分呈拉伸应变的状态，并且所述P型晶体管下方的所述基底层的有应变的部分呈压缩应变的状态。
11.一种制造半导体器件的方法，包括 提供衬底，所述衬底包括基底层、位于所述基底层上的绝缘层和位于所述绝缘层上的半导体层； 在所述衬底中形成隔离沟槽； 使位于所述隔离沟槽至少一侧的绝缘层下方的基底层的至少一部分非晶化，且所述基底层的非晶化的部分与所述绝缘层相邻； 形成应力膜，所述应力膜覆盖所述隔离沟槽的底部和内壁； 在所述应力膜上形成电介质材料以填充所述隔离沟槽； 使所述基底层的非晶化的部分再结晶从而形成所述基底层的有应变的部分；以及 在所述隔离沟槽两侧的衬底上分别形成第一晶体管和第二晶体管。
12.根据权利要求11所述的制造半导体器件的方法，其中通过离子注入使位于所述隔离沟槽至少一侧的绝缘层下方的基底层的至少一部分非晶化。
13.根据权利要求12所述的制造半导体器件的方法，其中所述离子注入为有角度的尚子注入。
14.根据权利要求11所述的制造半导体器件的方法，其中通过热退火使所述基底层的非晶化的部分再结晶。
15.根据权利要求11所述的制造半导体器件的方法，其中在形成应力膜的步骤中，所述应力膜还覆盖所述隔离沟槽两侧的衬底。
16.根据权利要求15所述的制造半导体器件的方法，其中所述方法还包括在形成所述第一晶体管和所述第二晶体管之前，去除所述衬底的表面之上的应力膜和电介质材料。
17.根据权利要求11所述的制造半导体器件的方法，其中所述隔离沟槽穿过所述半导体层、所述绝缘层和所述基底层的一部分。
18.根据权利要求11所述的制造半导体器件的方法，其中所述应力膜包括氮化物。
19.根据权利要求11所述的制造半导体器件的方法，其中所述基底层的有应变的部分与所述应力膜相邻。
20.根据权利要求11所述的制造半导体器件的方法，其中所述衬底还包括位于所述基底层中的埋置绝缘层，并且所述基底层的有应变的部分位于所述埋置绝缘层上方。
21.根据权利要求11所述的制造半导体器件的方法，其中形成所述第一晶体管和所述第二晶体管的步骤包括在所述隔离沟槽两侧的所述衬底的半导体层上分别形成第一栅极叠层和第二栅极叠层，并且在所述第一栅极叠层两侧分别形成第一源区和第一漏区，在所述第二栅极叠层两侧分别形成第二源区和第二漏区。
22.根据前述权利要求中任一项所述的制造半导体器件的方法，其中所述第一和第二晶体管中的一个晶体管为N型晶体管，并且所述第一和第二晶体管中的另一个晶体管为P型晶体管。
23.根据权利要求22所述的制造半导体器件的方法，其中，在使基底层的至少一部分非晶化的步骤中，使分别位于所述隔离沟槽两侧的绝缘层下方的基底层的至少一部分非晶化。
24.根据权利要求23所述的制造半导体器件的方法，其中，在形成应力膜的步骤中，在所述隔离沟槽底部的至少一部分和所述隔离沟槽的内壁之一上形成呈拉伸应变状态的应力膜，并且在所述隔离沟槽底部的其余部分和所述隔离沟槽的另一内壁上形成呈压缩应变状态的应力膜。
25.根据权利要求24所述的制造半导体器件的方法，其中所述N型晶体管下方的所述基底层的有应变的部分呈拉伸应变的状态，并且所述P型晶体管下方的所述基底层的有应变的部分呈压缩应变的状态。
全文摘要
本发明涉及一种半导体器件以及这种半导体器件的制造方法。根据本发明实施例的半导体器件包括衬底，所述衬底包括基底层、位于基底层上的绝缘层和位于绝缘层上的半导体层；以及，形成于衬底上的第一晶体管和第二晶体管，第一和第二晶体管通过形成于衬底中的沟槽隔离结构彼此隔开。其中，第一和第二晶体管中至少一个晶体管下方的基底层的至少一部分是有应变的，且基底层的有应变的部分与绝缘层相邻。根据本发明的半导体器件提高了器件的速度并由此改善了器件性能。
文档编号H01L29/78GK102881694SQ201110197158
公开日2013年1月16日 申请日期2011年7月14日 优先权日2011年7月14日
发明者梁擎擎, 朱慧珑, 钟汇才 申请人:中国科学院微电子研究所