专利名称：半导体器件及制造半导体器件的方法
技术领域：
此处所讨论的实施例涉及一种半导体器件及一种制造半导体器件的方法。
背景技术：
随着半导体器件的小型化与高集成化，因沟道杂质的统计波动而引起的晶体管的阈值电压的波动变得非常显著。阈值电压是决定晶体管性能的重要参数之一，为了制造高性能及高可靠性的半导体器件，降低因杂质的统计波动而引起的阈值电压的波动是很重要的。作为降低因统计波动而引起的阈值电压的波动的一种技术，提出了在具有陡峭的 (steep)杂质浓度分布的高掺杂沟道杂质层上形成非掺杂外延硅层的技术。下述是相关实例美国专利第6，482，714号；美国专利公布第2009/0108350号； A. Asenov 于 IEEE《Transactions on Electron Devices》1999 年第 46 卷第 8 其月第 1718 页发表的"Suppression of Random Dopant-Induced Threshold Voltage Fluctuations In Sub-0. 1-μ m MOSFET' s with Epitaxial and δ-doped Channels"；Woo-Hyeong Lee 于((Microelectron. Reliab. 1997 年第 37 卷第 9 号期 1309-1314 页发表的“MOS Device Structure D evelopment for ULSI :Low Power/High Speed Operation，，;以及A. Hokazono etal.于 IEDM09-673 发表的“乂一印 Channel Profiles in n/pM0S Controlled by Boron-Doped Si :C Layers for Continual Bulk-CMOS Scaling，，。用于在半导体器件制造工艺中结合上述提到的技术的方法还没有具体地提出来。 例如，当上述提到的技术被应用至制造包括低电压晶体管及高电压晶体管的半导体器件的方法中时会出现新的问题，而这些问题的解决手段还没有被具体地讨论出来。
发明内容
因此，实施例的一个方案的目的是提供一种半导体器件及一种制造半导体器件的方法，其满足低电压晶体管和高电压晶体管两者的需要，且能够实现高性能及高可靠性。根据实施例的一个方案，提供了一种制造半导体器件的方法，包括利用暴露出第一区域的第一掩模，在半导体衬底的所述第一区域中离子注入第一导电类型的第一杂质； 利用暴露出第二区域的第二掩模，在所述半导体衬底的所述第二区域中离子注入所述第一导电类型的第二杂质，所述第二杂质的扩散常数小于所述第一杂质或者小于所述第一杂质和抑制所述第一杂质扩散的第三杂质；激活所述第一杂质和所述第二杂质，以在所述第一区域中形成第一杂质层，并且在所述第二区域中形成第二杂质层；在形成有所述第一杂质层和所述第二杂质层的所述半导体衬底上方外延生长半导体层；在所述第一区域和所述第二区域中的所述半导体层上方形成第一栅极绝缘膜；利用暴露出所述第二区域的第三掩模，除去所述第二区域中的所述第一栅极绝缘膜；在所述第二区域中的所述半导体层上方形成比所述第一栅极绝缘膜薄的第二栅极绝缘膜；以及在所述第一栅极绝缘膜上方形成第一栅电极，并且在所述第二栅极绝缘膜上方形成第二栅电极。
根据实施例的另一个方案，提供了一种制造半导体器件的方法，包括利用暴露出第一区域的第一掩模，在半导体衬底的所述第一区域中离子注入第一杂质；利用暴露出第二区域的第二掩模，在所述半导体衬底的所述第二区域中离子注入与所述第一杂质的导电类型相同的第二杂质；利用暴露出第三区域的第三掩模，在所述半导体衬底的所述第三区域中离子注入与所述第一杂质的导电类型相反的第三杂质；利用暴露出第四区域的第四掩模，在所述半导体衬底的所述第四区域中离子注入与所述第一杂质的导电类型相反的第四杂质；激活所述第一杂质、所述第二杂质、所述第三杂质和所述第四杂质，以在所述第一区域中形成第一杂质层，在所述第二区域中形成第二杂质层，在所述第三区域中形成第三杂质层，并且在所述第四区域中形成第四杂质层；在形成有所述第一杂质层、所述第二杂质层、所述第三杂质层和所述第四杂质层的所述半导体衬底上方外延生长半导体层；在所述第一区域、所述第二区域、所述第三区域和所述第四区域中的所述半导体层上方形成第一栅极绝缘膜；利用暴露出所述第二区域和所述第四区域的第五掩模，除去所述第二区域和所述第四区域中的所述第一栅极绝缘膜；在所述第二区域和所述第四区域中的所述半导体层上方形成比所述第一栅极绝缘膜薄的第二栅极绝缘膜；在所述第一区域中的所述第一栅极绝缘膜上方形成第一栅电极，在所述第二区域中的所述第二栅极绝缘膜上方形成第二栅电极，在所述第三区域中的所述第一栅极绝缘膜上方形成第三栅电极，并且在所述第四区域中的所述第二栅极绝缘膜上方形成第四栅电极。根据实施例的再一个方案，提供了一种半导体器件，包括第一晶体管，包括第一杂质层，形成在半导体衬底的第一区域中并且包含硼；第一外延半导体层，形成在所述第一杂质层上方；第一栅极绝缘膜，形成在所述第一外延半导体层上方；第一栅电极，形成在所述第一栅极绝缘膜上方；以及第一源极区/漏极区，形成在所述第一区域内的所述第一外延半导体层和所述半导体衬底中；以及第二晶体管，包括第二杂质层，形成在所述半导体衬底的第二区域中并且包含硼和碳；第二外延半导体层，形成在所述第二杂质层上方； 第二栅极绝缘膜，形成在所述第二外延半导体层上方，并且比所述第一栅极绝缘膜薄；第二栅电极，形成在所述第二栅极绝缘膜上方；以及第二源极区/漏极区，形成在所述第二区域内的所述第二外延半导体层和所述半导体衬底中；第三晶体管，包括第三杂质层，形成在所述半导体衬底的第三区域中并且包含磷；第三外延半导体层，形成在所述第三杂质层上方；第三栅极绝缘膜，形成在所述第三外延半导体层上方，并且膜厚度等于所述第一栅极绝缘膜的膜厚度；第三栅电极，形成在所述第三栅极绝缘膜上方；以及第三源极区/漏极区， 形成在所述第三区域内的所述第三外延半导体层和所述半导体衬底中；以及第四晶体管， 包括第四杂质层，形成在所述半导体衬底的第四区域中并且包含砷或者锑；第四外延半导体层，形成在所述第四杂质层上方；第四栅极绝缘膜，形成在所述第四外延半导体层上方，并且膜厚度等于所述第二栅极绝缘膜的膜厚度；第四栅电极，形成在所述第四栅极绝缘膜上方；以及第四源极区/漏极区，形成在所述第四区域内的所述第四外延半导体层和所述半导体衬底中。
图1和图2是示出根据第一实施例的半导体器件的结构的概略剖视图；图3至图19是示出根据该第一实施例的半导体器件的制造方法的剖视图20至图23是示出根据第二实施例的半导体器件的制造方法的剖视图；图24A至图MB、图25A至图25B和图26A至图26B是示出根据第一参考实例的半导体器件的制造方法的剖视图；以及图27A至图27B、图^A至图^B、图^A至图^B、图30A至图30B、图31A至图 31B和图32是示出根据第二参考实例的半导体器件的制造方法的剖视图。
具体实施例方式[第一实施例]将参照图1至图19来描述根据第一实施例的半导体器件及制造半导体器件的方法。图1和图2是示出根据本实施例的半导体器件的结构的概略剖视图。图3至图19 是示出根据本实施例的半导体器件的制造方法的剖视图。首先，将参照图1和图2来描述根据本实施例的半导体器件的结构。在硅衬底10上方，形成低压匪OS晶体管(LV匪OS)和低压PMOS晶体管(LV PM0S)，高压NMOS晶体管(HV NM0S)和高压PMOS晶体管(HV PM0S)。低压晶体管主要用于需要高速运行的电路单元中。高压晶体管用于施加了高压的电路单元(例如3.3V I/O等) 中。低压匪OS晶体管(LV匪OS)形成在硅衬底10的低压匪OS晶体管形成区域16内。在低压NMOS晶体管形成区域16内的硅衬底10中，形成ρ-阱20和ρ-型高掺杂杂质层22。在ρ-型高掺杂杂质层22上方，形成在硅衬底10上外延生长的硅层48。在硅层48上方，形成栅极绝缘膜64a。在栅极绝缘膜6 上方，形成栅电极66。在栅电极66两侧的硅层48和硅衬底10中，形成源极区/漏极区78。因此，形成了低压NMOS晶体管(LV NM0S)。低压PMOS晶体管(LV PM0S)形成在硅衬底10的低压PMOS晶体管形成区域M内。在低压PMOS晶体管形成区域M内的硅衬底10中，形成η-阱28和η_型高掺杂杂质层30。在η-型高掺杂杂质层30上方，形成在硅衬底10上外延生长的硅层48。在硅层48上方，形成栅极绝缘膜64a。在栅极绝缘膜6 上方，形成栅电极66。在栅电极66两侧的硅层48和硅衬底10中，形成源极区/漏极区80。因此，形成了低压PMOS晶体管(LV PM0S)。高压匪OS晶体管(HV匪OS)形成在硅衬底10的高压匪OS晶体管形成区域32内。在高压NMOS晶体管形成区域32内的硅衬底10中，形成ρ-阱36和ρ-型杂质层 38。为了提高结击穿电压，P-型杂质层38相比于低压NMOS晶体管的ρ-型高掺杂杂质层 22具有低浓度与平缓(gradual)的杂质分布。在ρ-型杂质层38上方，形成在硅衬底10上外延生长的硅层48。在硅层48上方，形成比低压晶体管的栅极绝缘膜6 厚的栅极绝缘膜60a。在栅极绝缘膜60a上方，形成栅电极66。在栅电极66两侧的硅层48和硅衬底10 中，形成源极区/漏极区78。因此，形成了高压NMOS晶体管(HV NM0S)。高压PMOS (HV PM0S)晶体管形成在硅衬底10的高压PMOS晶体管形成区域40内。在高压PMOS晶体管形成区域40内的硅衬底10中，形成n_阱44和n_型杂质层 46。为了提高结击穿电压，η-型杂质层46相比于低压PMOS晶体管的η-型高掺杂杂质层30具有较低浓度与平缓的杂质分布。在η-型杂质层46上方，形成在硅衬底10上外延生长的硅层48。在硅层48上方，形成比低压晶体管的栅极绝缘膜6 厚的栅极绝缘膜60a。在栅极绝缘膜60a上方，形成栅电极66。在栅电极66两侧的硅层48和硅衬底10中，形成源极区/漏极区80。因此，形成了高压PMOS晶体管(HV PM0S)。在各晶体管的栅电极66和源极区/漏极区78、80上方，形成金属硅化物膜84。在上面形成有四种晶体管的硅衬底10上方，形成层间绝缘膜86。在层间绝缘膜 86中，埋藏连接至各晶体管的接触塞88。互连件90被连接至接触塞88。如上所述，根据本实施例的半导体器件包括两种低压晶体管和两种高压晶体管。如图2所示，低压晶体管均包括沟道区域106，具有陡峭的杂质浓度分布的高掺杂杂质层108，以及在高掺杂杂质层108上外延生长的非掺杂硅层110。这种晶体管结构对于抑制因杂质的统计波动而引起的晶体管的阈值电压波动是很有效的。为了抑制阈值电压波动，高掺杂杂质层108的杂质浓度分布陡峭很重要。为了实现陡峭的杂质浓度分布，在低压NMOS晶体管的高掺杂杂质层22中，注入作为受主杂质(acc印tor impurity)的硼和用于防止硼扩散的碳。在低压PMOS晶体管的高掺杂杂质层30中，注入扩散常数低的砷或者锑作为施主杂质(donor impurity)。另一方面，当高压NMOS晶体管的杂质层46和高压PMOS晶体管的杂质层46被高掺杂并且具有陡峭的杂质分布时，结击穿电压和热载流子抗扰度(hot carrier immunity) 降低。因此，在高压NMOS晶体管的杂质层38中，注入硼作为受主杂质，而没有注入具有防止扩散功能的碳。在高压PMOS晶体管的杂质层46中，注入扩散常数大于砷和锑的磷。因此，杂质层38和杂质层46相比于ρ-型高掺杂杂质层22和η-型高掺杂杂质层30具有较低浓度与平缓的杂质分布。接着，将参照图3至图19来描述根据本实施例的半导体器件的制造方法。首先，通过光刻和蚀刻，在硅衬底10的、除将要形成产品的区域外的区域中(例如划线区域)形成将要用作用于掩模对准的标记的沟槽12。在根据本实施例的制造半导体器件的方法中，在形成器件隔离绝缘膜58之前，形成阱和沟道杂质层。在形成器件隔离绝缘膜58之前所进行的光刻工艺中(例如用于形成阱和沟道杂质层的光刻工艺)，沟槽12用作用于掩模对准的标记。在形成器件隔离绝缘膜58之前形成阱和沟道杂质层，以抑制在除去氧化硅膜14、 52,60时器件隔离绝缘膜58的膜厚度减小(参照后述第一参考实例)。接着，在硅衬底10的整个表面上方，例如，通过热氧化法形成氧化硅膜14作为硅衬底10的表面的保护膜(参见图3)。接着，通过光刻，形成暴露出低压NMOS晶体管形成区域16并且覆盖其余区域的光致抗蚀剂膜18。为了用于光刻的对准，沟槽12被用作对准标记。接着，使用光致抗蚀剂膜18作为掩模进行离子注入，以在低压NMOS晶体管形成区域16内形成ρ-阱20和ρ-型高掺杂杂质层22 (参见图4)。例如，通过在150keV加速能量与7. 5 X IO12CnT2剂量的条件下分别沿相对于基板的法线方向倾斜的四个方向注入硼离子(B+)，以形成ρ-阱20。例如，分别通过在50keV加速能量与5 X IO14CnT2的条件下注入锗离子(Ge+)、在3keV加速能量与3 X 1014cm_2的条件下注入碳离子(C+)、以及在^eV加速能量与3 X IO13CnT2的条件下注入硼离子(B+)，以形成ρ-型高掺杂杂质层22。锗用来使硅衬底10非结晶从而防止硼离子的沟道效应，并且使硅衬底 10非结晶以增加在晶格点处定位碳的概率。位于晶格点处的碳用来抑制硼的扩散。有鉴于此，优选地，在碳和硼之前离子注入锗，并且在P-型高掺杂杂质层22之前形成ρ-阱20。接着，例如，通过灰化法，除去光致抗蚀剂膜18。然后，通过光刻，形成暴露出低压PMOS晶体管形成区域M并且覆盖其余区域的光致抗蚀剂膜26。为了用于光刻的对准，沟槽12被用作对准标记。接着，用光致抗蚀剂膜沈作为掩模，进行离子注入，以在硅衬底10的低压PMOS晶体管形成区域M内形成η-阱观和η-型高掺杂杂质层30 (参见图5)。例如，通过在360keV加速能量与7. 5X IO12CnT2剂量的条件下分别沿相对于基板的法线方向倾斜的四个方向注入磷离子(P+)，以及在SOkeV加速能量与6X IO12CnT2 剂量的条件下注入砷离子(As+)，以形成n-阱观。例如，通过在WceV加速能量与 2X1013cm_2剂量的条件下注入砷离子，或者在20keV-50keV加速能量(例如20keV)与 0. 5 X IO1W2^-OXIOiW剂量(例如1. 5 X IO1W)的条件下注入锑离子(Sb+)，以形成 η-型高掺杂杂质层30。接着，例如，通过灰化法，除去光致抗蚀剂膜26。然后，通过光刻，形成暴露出高压NMOS晶体管形成区域32并且覆盖其余区域的光致抗蚀剂膜34。为了用于光刻的对准，沟槽12被用作对准标记。接着，用光致抗蚀剂膜34作为掩模，进行离子注入，以在硅衬底10的高压NMOS晶体管形成区域32内形成ρ-阱36和ρ-型杂质层38 (参见图6)。例如，通过在150keV加速能量与7. 5 X IO12CnT2剂量的条件下分别沿相对于基板的法线方向倾斜的四个方向注入硼离子，以形成P-阱36。例如，通过在^eV加速能量与 5 X IO12CnT2剂量的条件下注入硼离子，以形成ρ-型杂质层38。在高压NMOS晶体管中，鉴于使沟道区域的杂质浓度分布平缓从而提高结击穿电压和热载流子抗扰度的考虑，既不离子注入碳也不离子注入锗。接着，例如，通过灰化法，除去光致抗蚀剂膜34。 接着，通过光刻，形成暴露出高压PMOS晶体管形成区域40并且覆盖其余区域的光致抗蚀剂膜42。为了用于光刻的对准，沟槽12被用作对准标记。接着，用光致抗蚀剂膜42作为掩模，进行离子注入，以在硅衬底10的高压PMOS晶体管形成区域40内形成η-阱44和η-型杂质层46 (参见图7)。例如，通过在360keV加速能量与7. 5 X IO12CnT2剂量下分别沿相对于基板的法线方向倾斜的四个方向注入磷离子，以形成η-阱44。例如，通过在^eV加速能量与5X IO12CnT2 剂量下注入磷离子，以形成η-型杂质层46。在高压PMOS晶体管中，鉴于使沟道区域的杂质浓度分布平缓从而提高结击穿电压和热载流子抗扰度的考虑，离子注入磷以替代砷或者铺。接着，例如，通过灰化法，除去光致抗蚀剂膜42。接着，在惰性环境气氛下进行热处理，以补偿当激活所注入的杂质时被引入硅衬底10中的离子注入损失。例如，在氮气环境气氛下，在600 °C、150秒和1000°C、 0秒两个阶段进行热处理(其中0秒表示为尖峰退火的(spike anneal)的短时间热处理，例如可参见 0-7803-8478-4/042004IEEE，pp. 85-88，J. C. Hooker 等人所著的 “WorkFunction Stability of thermal ALD Ta (Si) N Gate Electrodes on HfO2，，、 以及 97-4244-5640-6/092009IEEE, pp. 17. 3. 1-17. 3. 4，Satoshi Kamiyama 等人所著的"Vth Fluctuation Suppression and High Performance of HfSiON/Metal Gate Stacks by Controlling Capping-Y2O3Layers for 22nm Bulk Devices，，)。然后，通过使用例如氢氟酸水溶液进行湿蚀刻来除去氧化硅膜14。此时，器件隔离绝缘膜58还没有在硅衬底上形成，所以不会发生因氧化硅膜14的蚀刻而引起的器件隔离绝缘膜58的膜厚度减小。接着，例如，通过CVD法，在硅衬底10的表面上生长例如30nm厚的非掺杂硅层 48(参见图8)。接着，例如，通过ISSG(In-Situ Steam Generation，原位蒸汽生成)法，在减压的情况下对硅层48的表面进行湿氧化，以形成例如3nm厚的氧化硅膜52。例如，作为处理条件，温度设置在810°C，并且处理时间周期设置在20秒。然后，例如，通过LPCVD法，在氧化硅膜52上方沉积例如70nm厚的氮化硅膜54。 例如，作为处理条件，温度设置在700°C，并且处理时间周期设置在150分钟。接着，通过光刻和干蚀刻，对氮化硅膜M、氧化硅膜52、硅层48和硅衬底10进行各向异性蚀刻，以在器件隔离区域中形成器件隔离沟槽56，所述器件隔离区域包含各晶体管形成区域之间的多个区域(参见图9)。为了进行光刻的对准，沟槽12被用作对准标记。接着，例如，通过ISSG法，在减压的情况下对硅层48和硅衬底10的表面进行湿氧化，以在器件隔离沟槽56的内壁上形成例如2nm厚的氧化硅膜作为衬膜(liner film)。例如，作为处理条件，温度设置在810°C，并且处理时间周期设置在12秒。接着，例如，通过高密度等离子体CVD法，沉积例如500nm厚的氧化硅膜，以通过该氧化硅膜来填充器件隔离沟槽56。然后，例如，通过CMP法，除去在氮化硅膜M上方的氧化硅膜。因此，通过所谓的STI (浅沟槽隔离)法，形成被埋藏在器件隔离沟槽56中的氧化硅膜的器件隔离绝缘膜 58(参见图10)。接着，通过使用例如氢氟酸水溶液并且使用氮化硅膜M作为掩模进行湿蚀刻，器件隔离绝缘膜58被蚀刻了例如大约30nm。这种蚀刻用于调整完成的晶体管的硅层48的表面和器件隔离绝缘膜58的表面以使其位于基本相同的高度上。接着，通过使用例如热磷酸进行湿蚀刻，除去氮化硅膜54(参见图11)。接着，通过使用例如氢氟酸水溶液进行湿蚀刻，除去氧化硅膜52。此时，为了完全除去氧化硅膜52，通过膜厚度等于5nm厚的热氧化膜对3nm膜厚度的氧化硅膜52进行蚀刻。对于已经通过高密度等离子体CVD法沉积的器件隔离绝缘膜58的氧化硅膜，其对氢氟酸水溶液的蚀刻率约为对热氧化膜的蚀刻率的两倍。如果在氧化硅膜中注入杂质离子，虽然蚀刻率取决于离子种类，但是蚀刻率会进一步增加。高温热处理可以降低蚀刻率， 但并非是优选地为了实现陡峭的沟道杂质分布。在本实施例中，没有杂质离子被注入到形成器件隔离绝缘膜58的氧化硅膜中，随着氧化硅膜52的蚀刻，器件隔离绝缘膜58的蚀刻量可以被抑制为小至lOnm。接着，通过热氧化法，形成例如7nm厚的氧化硅膜60。例如，作为处理条件，温度设置在750°C，并且处理时间周期设置在52分钟。接着，通过光刻，形成覆盖高压NMOS晶体管形成区域32和高压PMOS晶体管形成区域40并且暴露出其余区域的光致抗蚀剂膜62。然后，通过使用例如氢氟酸水溶液并且使用光致抗蚀剂膜62作为掩模进行湿蚀刻，蚀刻氧化硅膜60。因此，除去在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M内的氧化硅膜60(参见图13)。此时，为了完全除去氧化硅膜60，通过膜厚度等于 IOnm厚的热氧化膜对7nm厚的氧化硅膜60进行蚀刻。对于已经通过高密度等离子体CVD法沉积的器件隔离绝缘膜58的氧化硅膜，其对氢氟酸水溶液的蚀刻率约为对热氧化膜的蚀刻率的两倍。如果在氧化硅膜中注入杂质离子，虽然蚀刻率取决于离子种类，但是蚀刻率会进一步增加。高温热处理可以降低蚀刻率， 但并非是优选地为了实现陡峭的沟道杂质分布。在本实施例中，没有杂质离子被注入到形成器件隔离绝缘膜58的氧化硅膜中，随着氧化硅膜60的蚀刻，器件隔离绝缘膜58的蚀刻量可以被抑制为小至20nm。因此，在除去氧化硅膜52、60的过程中，器件隔离绝缘膜58的总蚀刻量在高压晶体管形成区域32、40内可以被抑制为小至约lOnm，并且在低压晶体管形成区域16、24内可以被抑制为小至约30nm。然后，例如，通过灰化法，除去光致抗蚀剂膜62。接着，通过热氧化法，形成例如2nm厚的氧化硅膜64。例如，作为处理条件，温度设置在810°C，并且处理时间周期设置在8秒。接着，在NO气氛下进行例如870°C、13秒的热处理，以将氮引入至氧化硅膜60、64中。因此，在高压NMOS晶体管形成区域32和高压PMOS晶体管形成区域40内，形成氧化硅膜60的栅极绝缘膜60a。在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M内，形成比氧化硅膜60薄的氧化硅膜64的栅极绝缘膜64a(参见图14)。然后，例如，通过LPCVD法，在整个表面上方沉积例如IOOnm厚的非掺杂多晶硅膜。 例如，作为处理条件，温度设置在605°C。接着，通过光刻和干蚀刻，图案化多晶硅膜，以在各晶体管形成区域内形成栅电极 66(参见图15)。 接着，通过光刻和离子注入，使用栅电极66作为掩模在高压NMOS晶体管形成区域 32内选择性地注入η-型杂质离子，以形成将要作为LDD区的η-型杂质层68。例如，通过在加速能量与2X IO13CnT2剂量的条件下注入磷离子以形成n_型杂质层68。接着，通过光刻和离子注入，使用栅电极66作为掩模在高压PMOS晶体管形成区域 40内选择性地注入ρ-型杂质离子，以形成将要作为LDD区的ρ-型杂质层70。例如，通过在IOkeV加速能量与2X IO13CnT2剂量的条件下注入硼离子以形成ρ-型杂质层70。接着，通过光刻和离子注入，使用栅电极66作为掩模在低压NMOS晶体管形成区域 16内选择性地注入η-型杂质离子，以形成将要作为延伸区的η-型杂质层72。例如，通过在^eV加速能量与2Χ IO14CnT2剂量下注入砷离子以形成η_型杂质层72。然后，通过光刻和离子注入，使用栅电极66作为掩模在低压PMOS晶体管形成区域 24内选择性地注入ρ-型杂质离子，以形成将要作为延伸区的P-型杂质层74 (参见图16)。例如，通过在0. 6keV加速能量与7X IO14CnT2剂量的条件下注入硼离子以形成ρ-型杂质层 74。然后，例如，通过CVD法，在整个表面上方沉积例如SOnm厚的氧化硅膜。例如，作为处理条件，温度设置在520°C。接着，对沉积在整个表面上方的氧化硅膜进行各向异性蚀刻，以选择性地将其留在栅电极66的侧壁上。因此，形成氧化硅膜的侧壁间隔件76 (参见图17)。接着，通过光刻和离子注入，使用栅电极66和侧壁间隔件76作为掩模，在低压 NMOS晶体管形成区域16和高压NMOS晶体管形成区域32内选择性地进行离子注入。因此， 形成将要作为源极区/漏极区的η-型杂质层78，并且将η-型杂质掺杂至NMOS晶体管的栅电极66。例如，作为用于离子注入的条件，在池^加速能量与1.2X IO16CnT2剂量下对磷离子进行注入。接着，通过光刻和离子注入，使用栅电极66和侧壁间隔件76作为掩模，在低压 PMOS晶体管形成区域M和高压PMOS晶体管形成区域40内选择性地进行离子注入。因此， 形成将要作为源极区/漏极区的P-型杂质层80，并且将ρ-型杂质掺杂至PMOS晶体管的栅电极66。例如，作为用于离子注入的条件，在4keV加速能量与6 X IO15CnT2剂量下对硼离子进行离子注入。接着，在惰性气体环境气氛下进行例如1025°C、0秒的快速热处理，以激活所注入的杂质并且在栅电极66中使这些杂质扩散。1025°C、0秒的热处理足以使杂质扩散至栅电极66和栅极绝缘膜之间的界面。低压NMOS晶体管的沟道部分通过抑制硼扩散的碳可保持陡峭的杂质分布，而低压PMOS晶体管的沟道部分通过砷或锑的缓慢扩散可保持陡峭的杂质分布。另一方面，对于其中没有注入碳的高压NMOS晶体管的沟道部分，扩散没有被抑制；而高压PMOS晶体管的沟道部分(其中磷的扩散常数大于砷和锑)可具有平缓的杂质分布。这样，在硅衬底10上完成了 4种晶体管。也就是说，在低压NMOS晶体管形成区域 16内，形成低压NMOS晶体管(LV NM0S)。在低压PMOS晶体管形成区域M内，形成低压PMOS 晶体管(LV PM0S)。在高压NMOS晶体管形成区域内，形成高压NMOS晶体管(HV NM0S)。在高压PMOS晶体管形成区域内，形成高压PMOS晶体管(HV PM0S)(参见图18)。然后，通过自对准硅化物(salicide)工艺，在栅电极66、n_型杂质层78以及ρ-型杂质层80上形成例如钴硅化物膜的金属硅化物膜84。接着，例如，通过CVD法，在整个表面上方沉积例如50nm厚的氮化硅膜，以形成氮化硅膜作为蚀刻停止膜。接着，例如，通过高密度等离子体CVD法，在氮化硅膜上方沉积例如500nm厚的氧
化硅膜。因此，形成氮化硅膜和氧化硅膜的层膜的层间绝缘膜86。接着，例如，通过CMP法，对层间绝缘膜86的表面进行抛光以进行平坦化。然后，形成埋藏在层间绝缘膜86中的接触塞88、连接至接触塞88的互连件90、以及其它组件；进而完成了半导体器件(参见图19)。如上所述，根据本实施例，低压NMOS晶体管的高掺杂杂质层22是由包含硼和碳的杂质层组成的，并且低压PMOS晶体管的高掺杂杂质层是由包含砷或者锑的杂质层组成的，由此实现了陡峭的杂质分布。另一方面，高压NMOS晶体管的杂质层38是由包含硼的杂质层组成的，并且高压PMOS晶体管的杂质层46是由包含磷的杂质层46组成的，由此实现了平缓的杂质分布。因此，能够实现阈值电压稳定的和高度可靠的低压晶体管，并且能够实现高结击穿电压和高热载流子抗扰度的高压晶体管。在形成阱和沟道杂质层之后形成器件隔离绝缘膜，由此防止高掺杂沟道杂质引入至器件隔离绝缘膜，并且可以彻底抑制在蚀刻步骤中器件隔离绝缘膜的膜厚度减小。因此， 提高了衬底表面的平坦度，并且可防止寄生晶体管沟道的生成。实现了高可靠性与高性能的半导体器件。[第二实施例]将参照图20至图23来描述根据第二实施例的半导体器件及半导体器件的制造方法。本实施例与图1至图19所示的根据第一实施例的半导体器件及其制造方法中相同的部件采用相同的附图标记来表示，而不再重复，以简化描述。图20至图23是示出根据本实施例的半导体器件的制造方法的剖视图。通过根据第一实施例的半导体器件的制造方法，器件隔离绝缘膜58的蚀刻量随着蚀刻对于高压晶体管形成区域32、40可以被抑制为小至约lOnm，并且在低压晶体管形成区域16、24内可以被抑制为小至约30nm。然而，与在高压晶体管形成区域32、40内的蚀刻量相比，在低压晶体管形成区域16、24内的器件隔离绝缘膜58的蚀刻量是较大的。在本实施例中，将描述可在低压晶体管形成区域16、24内进一步抑制器件隔离绝缘膜58的蚀刻量的方法。首先，以与图3至图11所示根据第一实施例的半导体器件的制造方法相同的方式，形成限定有源区的器件隔离绝缘膜58。约3nm厚的氧化硅膜52留在有源区的表面上 (参见图20)。接着，通过光刻，形成覆盖低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M以及暴露出高压NMOS晶体管区域32和高压PMOS晶体管区域40的光致抗蚀剂膜 92。然后，通过使用例如氢氟酸水溶液并且使用光致抗蚀剂膜92作为掩模进行湿蚀刻，蚀刻氧化硅膜52。因此，除去在高压NMOS晶体管形成区域32和高压PMOS晶体管形成区域40内的氧化硅膜52 (参见图21)。此时，为了完全除去氧化硅膜52，通过膜厚度等于5nm厚的热氧化膜对3nm厚的氧化硅膜52进行蚀刻。对于已经通过高密度等离子体CVD法沉积的器件隔离绝缘膜58，其对氢氟酸水溶液的蚀刻率约为对热氧化膜的蚀刻率的两倍。如果在氧化硅膜中注入杂质离子，虽然蚀刻率取决于离子种类，但是蚀刻率会进一步增加。高热处理可以降低蚀刻率，但并非是优选地为了实现陡峭的沟道杂质分布。在本实施例中，没有杂质离子被注入到形成器件隔离绝缘膜58的氧化硅膜中，由此，随着在高压晶体管形成区域32、40内的氧化硅膜52的蚀刻，器件隔离绝缘膜58的蚀刻量可以被抑制为小至lOnm。另一方面，在由光致抗蚀剂膜82覆盖的低压晶体管形成区域 16,24内，其中的器件隔离绝缘膜58不会被蚀刻。然后，例如，通过灰化法，除去光致抗蚀剂膜92。
接着，通过热氧化法，形成例如7nm厚的氧化硅膜60 (参见图22)。例如，作为处理条件，温度设置在750°C，并且处理时间周期设置在52分钟。此时，留在低压晶体管形成区域16、24内的氧化硅膜52被额外地氧化为约8nm厚。接着，通过光刻，形成覆盖高压NMOS晶体管形成区域32和高压PMOS晶体管形成区域40并且暴露出低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M的光致抗蚀剂膜62。接着，通过使用例如氢氟酸水溶液并且使用光致抗蚀剂膜62作为掩模进行湿蚀刻，蚀刻氧化硅膜60。因此，除去在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M内的氧化硅膜60 (参见图2 。此时，为了完全除去氧化硅膜60，通过膜厚度等于 Ilnm厚的热氧化膜对8nm厚的氧化硅膜60进行蚀刻。对于已经通过高密度等离子体CVD法沉积的器件隔离绝缘膜58，其对氢氟酸水溶液的蚀刻率约为对对热氧化膜的蚀刻率的两倍。如果在氧化硅膜中注入杂质离子，虽然蚀刻率取决于离子种类，但是蚀刻率会进一步增加。高热处理可以降低蚀刻率，但并非是优选地为了实现陡峭的沟道杂质分布。在本实施例中，没有杂质离子被注入到形成器件隔离绝缘膜58的氧化硅膜中，由此随着氧化硅膜52的蚀刻，器件隔离绝缘膜58的蚀刻量可以被抑制为小至22nm。因此，在除去氧化硅膜52、60的过程中，器件隔离绝缘膜58的总蚀刻量在高压晶体管形成区域32、40内可以被抑制为小至约lOnm，并且在低压晶体管形成区域16、24内可以被抑制为小至约22nm。与根据第一实施例的半导体器件的制造方法相比，器件隔离绝缘膜58的蚀刻量在低压晶体管形成区域16、24内可以被提高约25%。然后，以与图14至图19所示根据第一实施例的半导体器件的制造方法相同的方式，完成了半导体器件。如上所述，根据本实施例，在形成高压晶体管的栅极绝缘膜之前，选择性地除去形成在高压晶体管形成区域内的绝缘膜，由此可以彻底抑制在低压晶体管形成区域内的器件隔离绝缘膜的膜厚度减小。因此，提高了衬底表面的平坦度，并且实现了高可靠性与高性能的半导体器件。[第一参考实例]将参照图24A至图26B来描述根据第一参考实例的制造半导体器件的方法。本参考实例与根据图1至图23所示的第一和第二实施例的半导体器件及其制造方法中相同的部件采用相同的附图标记来表示，而不再重复，以简化描述。图24A至图26B是示出根据本参考实例的半导体器件的制造方法的剖视图。在本参考实例中，将描述在形成器件隔离绝缘膜58之后，在ρ-型高掺杂杂质层22 和η-型高掺杂杂质层30等中进行沟道离子注入的工艺。首先，在硅衬底10中，通过STI法形成器件隔离绝缘膜58。接着，在器件隔离绝缘膜58所限定的有源区上方，形成氧化硅膜14作为保护氧化物膜(参见图24Α)。接着，通过光刻和离子注入，在低压NMOS晶体管形成区域16内形成ρ_型高掺杂杂质层22。接着，通过光刻和离子注入，在低压PMOS晶体管形成区域M内形成η-型高掺杂杂质层30。接着，通过光刻和离子注入，在高压NMOS晶体管形成区域32内形成ρ_型杂质层 38。接着，通过光刻和离子注入，在高压PMOS晶体管形成区域40内形成η-型杂质层 46 (参见图24Β)。接着，进行热处理以补偿离子注入损失并且激活所注入的杂质。接着，通过使用氢氟酸水溶液进行湿蚀刻，除去氧化硅膜14，以在有源区中暴露出硅衬底10。此时，高浓度的杂质通过离子注入而被引入到器件隔离绝缘膜58中，以形成ρ-型高掺杂杂质层22和η-型高掺杂杂质层30，由此提高了器件隔离绝缘膜58的蚀刻率。尤其是，当为了获得陡峭的杂质轮廓的目的离子注入砷以形成η-型高掺杂杂质层30时，在低压 PMOS晶体管形成区域M内蚀刻率的增加是显著的。结果，在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M内，器件隔离绝缘膜58在蚀刻氧化硅膜14的过程中被过度地蚀刻，从而暴露出有源区的侧表面。ρ-型杂质层38和η-型杂质层46的杂质浓度相比于ρ_型高掺杂杂质层22和 η-型高掺杂杂质层30的杂质浓度低1位(place)。因此，高压NMOS晶体管形成区域32和高压PMOS晶体管形成区域40中的器件隔离绝缘膜58的蚀刻量相对较小。接着，在硅衬底10上方，外延生长非掺杂硅层48 (参见图25A)。此时，硅层48的生长从有源区的表面和侧表面开始，并且在沿着不同的平面取向所生长的硅层相遇的部分处，即在器件隔离绝缘膜58的边缘，引入结晶缺陷。被引入的硅层48中的结晶缺陷对晶体管的特性(诸如漏电流增加等)有很大影响，因而不是优选的。然后，在有源区上方，形成用于高压NMOS晶体管和高压PMOS晶体管的将要作为栅极绝缘膜60a的氧化硅膜60 (参见图25B)。接着，通过光刻和湿蚀刻，选择性地除去在低压NMOS晶体管形成区域16和低压 PMOS晶体管形成区域M内的氧化硅膜60 (参见图2&K)。此时，器件隔离绝缘膜58连同氧化硅膜60 —起被蚀刻，并且在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M内，硅层48的下表面在器件隔离绝缘膜58的端部处被暴露出来。接着，在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M内的有源区上方，形成将要作为栅极绝缘膜64a的氧化硅膜64(参见图^B)。然后，当栅电极66形成在栅极绝缘膜6 上方时，在位于器件隔离绝缘膜58的边缘处的硅层48下方，形成寄生晶体管沟道，该寄生晶体管沟道与栅电极相对且其间没有硅层48。当外延生长硅层48然后形成不同的膜厚度的两种或更多种栅极绝缘膜时，这种寄生沟道是不可避免的。器件隔离绝缘膜58的膜厚度减小也发生在后面的蚀刻工艺中。当器件隔离绝缘膜58的膜厚度减小发生时，衬底表面的平坦度降低，这在后续步骤的工艺中常常引起不便。[第二参考实例]将参照图27A至图32来描述根据第二参考实例的制造半导体器件的方法。本参考实例与根据图1至图23所示的第一和第二实施例的半导体器件及其制造方法中相同的部件采用相同的附图标记来表示，而不再重复，以简化描述。图27A至图32是示出根据本参考实例的半导体器件的制造方法的剖视图。在本参考实例中，将描述在ρ-型高掺杂杂质层22和η-型高掺杂杂质层30形成之后形成器件隔离绝缘膜58的工艺。首先，通过光刻和蚀刻，在硅衬底10的、除将要形成产品的区域外的区域中形成将要用作用于掩模对准的标记的沟槽12。接着，在硅衬底10的整个表面上方，形成氧化硅膜14作为用于硅衬底10的表面的保护膜(参见图27Α)。然后，通过光刻和离子注入，在低压NMOS晶体管形成区域16和高压NMOS晶体管形成区域32内形成ρ-阱20和ρ-型高掺杂杂质层22。例如，通过离子注入两次硼(double boron)或者氟化硼(BM)形成ρ-阱20和ρ-型高掺杂杂质层22。接着，通过光刻和离子注入，在低压PMOS晶体管形成区域M和高压PMOS晶体管形成区域40内形成η-阱观和η-型高掺杂杂质层30 (参见图27Β)。例如，通过离子注入两次磷、砷或者锑(Sb)形成η-阱观和η-型高掺杂杂质层30。接着，进行热处理以补偿离子注入损失并且激活所注入的杂质。接着，通过使用氢氟酸水溶液进行湿蚀刻，除去氧化硅膜14。然后，在硅衬底上方，外延生长非掺杂硅层48 (参见图28Α)。接着，通过STI法，在硅衬底10和硅层48中形成器件隔离绝缘膜58 (参见图^B)。接着，在有源区上方，形成将要作为高压NMOS晶体管和高压PMOS晶体管的栅极绝缘膜60a的氧化硅膜60 (参见图^A)。然后，通过光刻和湿蚀刻，选择性地除去在低压NMOS晶体管形成区域16和低压 PMOS晶体管形成区域M内的氧化硅膜60 (参见图^B)。接着，在低压NMOS晶体管形成区域16和低压PMOS晶体管形成区域M的有源区上方，形成将要作为栅极绝缘膜64a的氧化硅膜64(参见图30A)。然后，在整个表面上方，形成多晶硅膜66a。接着，通过光刻和离子注入，将η-型杂质离子注入到低压NMOS晶体管形成区域16 和高压NMOS晶体管形成区域32内的多晶硅膜66a中。将ρ-型杂质离子注入到低压PMOS 晶体管形成区域M和高压PMOS晶体管形成区域40内的多晶硅膜66a中(参见图30B)。接着，图案化多晶硅膜66a，以在各晶体管形成区域中形成栅电极66。接着，通过光刻和离子注入，在低压NMOS晶体管形成区域16中形成将要作为延伸区的η-型杂质层72。在低压PMOS晶体管形成区域M中，形成将要作为延伸区的ρ_型杂质层74。在高压NMOS晶体管形成区域32中，形成将要作为LDD区的η-型杂质层68。在高压PMOS晶体管形成区域40中，形成将要作为LDD区的ρ-型杂质层70 (参见图31Α)。接着，沉积氧化硅膜并且对其进行各向异性蚀刻，以在栅电极66的侧壁上形成侧壁间隔件76 (参见图31Β)。
接着，通过光刻和离子注入，在低压NMOS晶体管形成区域16和高压NMOS晶体管形成区域32内，形成将要作为源极区/漏极区的η-型杂质层78。在低压PMOS晶体管形成区域M和高压PMOS晶体管形成区域40内，形成将要作为源极区/漏极区的ρ-型杂质层 80(参见图32)。接着，进行热处理，以激活所注入的杂质。这样，在硅衬底10上方，形成了低压匪OS晶体管、低压PMOS晶体管、高压匪OS晶体管以及高压PMOS晶体管。在本参考实例中，同时形成低压晶体管的阱(包括沟道杂质层)和高压晶体管的阱(包括沟道杂质层)。然而，在低压晶体管中需要陡峭的杂质分布，但是高压晶体管的沟道杂质层不需要具有陡峭的杂质分布。引起结击穿电压的减小以及热载流子抗扰度的降低的陡峭的分布并非是优选地。有鉴于此，优选地，分开形成低压晶体管的阱和高压晶体管的阱。[改进实施例]上述实施例可覆盖其它各种改进。 例如，在上述实施例中，在形成P-型高掺杂杂质层22的过程中，注入锗离子用于非结晶。将要用作用于非结晶的离子种类不仅限于此。例如，可以使用硅、氮、氩、氙或者其它离子。在上述实施例中，使用硅衬底作为基底半导体衬底，但是基底半导体衬底可以不必要是块硅衬底。可以使用诸如SOI衬底等的其它半导体衬底。在上述实施例中，使用硅层作为外延半导体层，但是硅层不是必要的。可以使用诸如SiGe层、SiC层等其它半导体层来代替硅层。在上述实施例中所描述的半导体器件的结构、构成材料、制造条件等是一个实例， 并且可以根据本领域普通技术人员的技术常识等对其进行适当的改变或改进。本文所述的所有实例和条件性语言都是用于教示目的，以帮助读者理解本发明和发明人贡献的用以促进技术进步的思想，同时本文所述的所有实例和条件性的语言应理解为不是对具体叙述的实例和条件的限制，对说明书中的实例的组织也不涉及对发明的优劣示出。虽然本发明的实施例已被详细描述，但可以理解的是，可对其做各种变化、替代和改变而不脱离本发明的精神和范围。
权利要求
1.一种制造半导体器件的方法，包括利用暴露出第一区域的第一掩模，在半导体衬底的所述第一区域中离子注入第一导电类型的第一杂质；利用暴露出第二区域的第二掩模，在所述半导体衬底的所述第二区域中离子注入所述第一导电类型的第二杂质，所述第二杂质的扩散常数小于所述第一杂质或者小于所述第一杂质和抑制所述第一杂质扩散的第三杂质；激活所述第一杂质和所述第二杂质，以在所述第一区域中形成第一杂质层，并且在所述第二区域中形成第二杂质层；在形成有所述第一杂质层和所述第二杂质层的所述半导体衬底上方外延生长半导体层；在所述第一区域和所述第二区域中的所述半导体层上方形成第一栅极绝缘膜； 利用暴露出所述第二区域的第三掩模，除去所述第二区域中的所述第一栅极绝缘膜； 在所述第二区域中的所述半导体层上方形成比所述第一栅极绝缘膜薄的第二栅极绝缘膜；以及在所述第一栅极绝缘膜上方形成第一栅电极，并且在所述第二栅极绝缘膜上方形成第二栅电极。
2.根据权利要求1所述的制造半导体器件的方法，其中， 所述第一杂质为硼；以及所述第三杂质为碳。
3.根据权利要求2所述的制造半导体器件的方法，其中，在注入所述第一杂质和所述第三杂质之前，在所述第二区域中离子注入第四杂质，用来使所述半导体衬底的表面区域非结晶。
4.根据权利要求3所述的制造半导体器件的方法，其中， 所述第四杂质为锗。
5.根据权利要求1所述的制造半导体器件的方法，其中， 所述第一杂质为磷；以及所述第二杂质为砷或者锑。
6.根据权利要求1所述的制造半导体器件的方法，进一步包括形成所述半导体层 在上方形成有所述半导体层的所述半导体衬底中形成器件隔离绝缘膜。
7.根据权利要求1所述的制造半导体器件的方法，其中，在形成所述第一栅极绝缘膜的过程中，在利用暴露出所述第一区域的第四掩模进行蚀刻以暴露出在所述第一区域中的所述半导体层的表面之后，形成所述第一栅极绝缘膜。
8.—种制造半导体器件的方法，包括利用暴露出第一区域的第一掩模，在半导体衬底的所述第一区域中离子注入第一杂质；利用暴露出第二区域的第二掩模，在所述半导体衬底的所述第二区域中离子注入与所述第一杂质的导电类型相同的第二杂质；利用暴露出第三区域的第三掩模，在所述半导体衬底的所述第三区域中离子注入与所述第一杂质的导电类型相反的第三杂质；利用暴露出第四区域的第四掩模，在所述半导体衬底的所述第四区域中离子注入与所述第一杂质的导电类型相反的第四杂质；激活所述第一杂质、所述第二杂质、所述第三杂质和所述第四杂质，以在所述第一区域中形成第一杂质层，在所述第二区域中形成第二杂质层，在所述第三区域中形成第三杂质层，并且在所述第四区域中形成第四杂质层；在形成有所述第一杂质层、所述第二杂质层、所述第三杂质层和所述第四杂质层的所述半导体衬底上方外延生长半导体层；在所述第一区域、所述第二区域、所述第三区域和所述第四区域中的所述半导体层上方形成第一栅极绝缘膜；利用暴露出所述第二区域和所述第四区域的第五掩模，除去所述第二区域和所述第四区域中的所述第一栅极绝缘膜；在所述第二区域和所述第四区域中的所述半导体层上方形成比所述第一栅极绝缘膜薄的第二栅极绝缘膜；在所述第一区域中的所述第一栅极绝缘膜上方形成第一栅电极，在所述第二区域中的所述第二栅极绝缘膜上方形成第二栅电极，在所述第三区域中的所述第一栅极绝缘膜上方形成第三栅电极，并且在所述第四区域中的所述第二栅极绝缘膜上方形成第四栅电极。
9.根据权利要求8所述的制造半导体器件的方法，其中， 所述第一杂质为硼；所述第二杂质包含硼和碳； 所述第三杂质为磷；以及所述第四杂质为砷或者锑。
10.根据权利要求8所述的制造半导体器件的方法，其中，在注入所述第二杂质的过程中，在所述第二杂质被注入之前，在所述第二区域中离子注入第五杂质，用来使所述半导体衬底的表面区域非结晶。
11.根据权利要求10所述的制造半导体器件的方法，其中， 所述第五杂质为锗。
12.根据权利要求8所述的制造半导体器件的方法，进一步包括形成所述半导体层之后在上方形成有所述半导体层的所述半导体衬底中形成器件隔离绝缘膜。
13.根据权利要求8所述的制造半导体器件的方法，其中，在形成所述第一栅极绝缘膜的过程中，在利用暴露出所述第一区域和所述第三区域的第六掩模进行蚀刻以暴露出在所述第一区域和所述第三区域中的所述半导体层的表面之后，形成所述第一栅极绝缘膜。
14.一种半导体器件，包括 第一晶体管，包括第一杂质层，形成在半导体衬底的第一区域中并且包含硼； 第一外延半导体层，形成在所述第一杂质层上方； 第一栅极绝缘膜，形成在所述第一外延半导体层上方； 第一栅电极，形成在所述第一栅极绝缘膜上方；以及第一源极区/漏极区，形成在所述第一区域内的所述第一外延半导体层和所述半导体衬底中；以及第二晶体管，包括第二杂质层，形成在所述半导体衬底的第二区域中并且包含硼和碳； 第二外延半导体层，形成在所述第二杂质层上方；第二栅极绝缘膜，形成在所述第二外延半导体层上方，并且比所述第一栅极绝缘膜薄；第二栅电极，形成在所述第二栅极绝缘膜上方；以及第二源极区/漏极区，形成在所述第二区域内的所述第二外延半导体层和所述半导体衬底中；第三晶体管，包括第三杂质层，形成在所述半导体衬底的第三区域中并且包含磷； 第三外延半导体层，形成在所述第三杂质层上方；第三栅极绝缘膜，形成在所述第三外延半导体层上方，并且膜厚度等于所述第一栅极绝缘膜的膜厚度；第三栅电极，形成在所述第三栅极绝缘膜上方；以及第三源极区/漏极区，形成在所述第三区域内的所述第三外延半导体层和所述半导体衬底中；以及第四晶体管，包括第四杂质层，形成在所述半导体衬底的第四区域中并且包含砷或者锑； 第四外延半导体层，形成在所述第四杂质层上方；第四栅极绝缘膜，形成在所述第四外延半导体层上方，并且膜厚度等于所述第二栅极绝缘膜的膜厚度；第四栅电极，形成在所述第四栅极绝缘膜上方；以及第四源极区/漏极区，形成在所述第四区域内的所述第四外延半导体层和所述半导体衬底中。
15.根据权利要求14所述的半导体器件，其中 所述第二杂质层包含锗。
全文摘要
半导体器件，包括第一晶体管，包括第一杂质层，包含硼或者磷；第一外延层，形成在所述第一杂质层上方；第一栅电极，形成在所述第一外延层上方，具有形成在所述第一栅电极与所述第一外延层之间的第一栅极绝缘膜；以及第一源极区/漏极区；以及第二晶体管，包括第二杂质层，包含硼和碳，或者砷或者锑；第二外延层，形成在所述第二杂质层上方；第二栅电极，形成在所述第二外延层上方，具有形成在所述第二栅电极与所述第二外延层之间且比所述第一栅极绝缘膜薄的第二栅极绝缘膜；以及第二源极区/漏极区。
文档编号H01L21/265GK102446856SQ20111026451
公开日2012年5月9日 申请日期2011年8月31日 优先权日2010年9月30日
发明者江间泰示, 王纯志, 藤田和司 申请人:富士通半导体股份有限公司