专利名称：非易失性存储器件及其制造方法
技术领域：
本发明的示例性实施例涉及ー种非易失性存储器件及其制造方法，更具体而言，涉及ー种具有层叠多个存储器単元的三维(3D)结构的非易失性存储器件及其制造方法。
背景技术：
非易失性存储器件即使在电源被切断时仍保留储存在其中的数据。这里，存在多种非易失性存储器件，例如NAND型快闪存储器件。 在提高非易失性存储器件的集成度方面，在半导体衬底之上将存储器单元形成在单个层中的ニ维(2D)结构已达到了物理极限。因此，开发了具有沿着垂直于半导体衬底所形成的柱状沟道而形成多个存储器単元的三维(3D)结构的非易失性存储器件。为了进一步提高具有三维结构的非易失性存储器件的集成度，要増加交替层叠在半导体衬底的单元区之上的栅电极层和层间电介质层的数量。这种增加可能会导致半导体衬底的单元区和外围区之间的台阶高度(step height)差，且导致难于执行在外围电路区中形成接触的エ艺。例如，在形成具有高的高宽比的接触孔的过程中，可能导致出现未开放的接触，以及对于接触孔下方的结构破坏。
发明内容
本发明的示例性实施例涉及ー种非易失性存储器件，所述非易失性存储器件可以通过去除半导体衬底的単元区与外围电路区之间的台阶高度以为エ艺提供便利并简化工艺，来保护下方结构免受破坏和/或防止出现未开放的接触，从而提高工艺成品率和可靠性，并且本发明的示例性实施例涉及ー种制造所述非易失性存储器件的方法。根据本发明一个示例性实施例，一种非易失性存储器件包括半导体衬底，所述半导体衬底具有外围电路区和单元区，其中，半导体衬底的单元区在高度上比半导体衬底的外围电路区低；控制栅结构，所述控制栅结构设置在半导体衬底的単元区之上，且包括与多个控制栅电极交替层叠的多个层间电介质层；第一绝缘层，所述第一绝缘层覆盖半导体衬底的形成有控制栅结构的単元区；选择栅电极，所述选择栅电极设置在第一绝缘层之上；以及外围电路器件，所述外围电路器件设置在半导体衬底的外围电路区之上。根据本发明另ー个示例性实施例，一种制造非易失性存储器件的方法包括以下步骤部分地去除半导体衬底的単元区，直到半导体衬底的単元区在高度上比半导体衬底的外围电路区低为止；形成控制栅结构，所述控制栅结构包括与多个控制栅电极交替层叠在半导体衬底的単元区之上的多个层间电介质层；形成第一绝缘层以覆盖半导体衬底的设置有控制栅结构的単元区；以及在第一绝缘层之上形成选择栅电极，并在半导体衬底的外围电路区之上形成外围电路器件。根据本发明又一个示例性实施例，一种非易失性存储器件包括半导体衬底，所述半导体衬底具有外围电路区和単元区，其中，半导体衬底在単元区的高度比在外围电路区的高度低；多个存储器単元，所述多个存储器単元垂直地层叠在半导体衬底的単元区之上，其中，每个存储器单元包括形成在层间电介质层之上的控制栅电极层；附加层，所述附加层形成在所述多个存储器単元和単元区之上；选择栅电极，所述选择栅电极形成在附加层和単元区之上；结区，所述结区形成在半导体衬底的外围电路区中；栅电极，所述栅电极形成在外围电路区之上并在结区之间，以作为晶体管的控制栅而操作，其中，附加层的上表面与结区的上表面齐平。
图IA至IG是说明根据本发明第一示例性实施例的制造非易失性存储器件的方法的截面图。
图2A至2F是说明根据本发明第二示例性实施例的制造非易失性存储器件的方法的截面图。
具体实施例方式下面将參照附图详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，而不应解释为限定为本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第ー层在第二层“上”或在衬底“上”吋，其不仅表示第一层直接形成在第二层上或在衬底上的情况，还表示在第一层与第二层之间或在第一层与衬底之间存在至少第三层的情況。图IA至IG是说明根据本发明第一示例性实施例的制造非易失性存储器件的方法的截面图。具体地，图IG是示出根据本发明第一示例性实施例的半导体器件的截面图，图IA至IF是说明用于制造图IG所示的半导体器件的エ艺的中间步骤的截面图。參见图1A，提供了包括单元区C和外围电路区P的半导体衬底100。半导体衬底100可以是娃衬底。随后，刻蚀半导体衬底100的单元区C，直到半导体衬底100的单元区C比外围电路区P低期望的高度(參见图中的附图标记A)为止。这里，半导体衬底100的単元区C与外围电路区P之间的台阶高度A可以与随后形成的交替层叠多个层间电介质层和多个控制栅电极的控制栅结构的高度、管道(pipe)连接栅电极的高度、以及隔离绝缘层的高度之和相等。在刻蚀单元区C之后，尽管未示出，但是可以对半导体衬底100的外围电路区P执行用于形成阱、或用于控制阈值电压的离子注入エ艺。參见图1B，在半导体衬底100的単元区C之上形成隔离绝缘层105。这里，隔离绝缘层105是用于将管道连接栅电极110与半导体衬底100隔离的层。隔离绝缘层105可以是ニ氧化硅层。随后，在隔离绝缘层105之上形成管道连接栅电极110。这里，管道连接栅电极110可以包括导电材料，例如多晶硅。随后，通过选择性地刻蚀管道连接栅电极110而在管道连接栅电极110的内部形成凹槽，并形成填充凹槽的牺牲层图案115。这里，牺牲层图案115限定了稍后要描述的所要形成管道沟道孔的空间，牺牲层图案115可以包括电介质材料，例如氮化硅层。随后，在形成有牺牲层图案115的管道连接栅电极110之上交替地设置多个层间电介质层120和多个控制栅电极125。在本说明书中，层间电介质层120与控制栅电极125交替层叠的结构被称为控制栅结构。这里，层间电介质层120可以是ニ氧化硅层，而控制栅电极125可以包括诸如多晶硅的导电材料。此外，可以将控制栅结构形成为具有阶梯的形状，以提供用于形成要与控制 栅电极125电连接的接触(未示出)的空间。更具体而言，每个控制栅电极125的端部可以具有沿水平方向从其它的覆盖在上面的控制栅电极125突出的形状。随后，形成第一绝缘层130，以覆盖半导体衬底100的形成有控制栅结构的単元区C。可以通过在包括控制栅结构的衬底结构之上形成ニ氧化硅层，并执行平坦化工艺直到暴露半导体衬底100的外围电路区P的上表面而使得単元区C之上的第一绝缘层130的上表面与外围电路区P的上表面齐平为止，来形成第一绝缘层130。这里，平坦化工艺可以是化学机械抛光(CMP)エ艺。參见图1C，在第一绝缘层130和半导体衬底100的外围电路区P之上形成栅绝缘层140。栅绝缘层140可以是ニ氧化硅层。尽管未示出，但是位于半导体衬底100的外围电路区P之上的栅绝缘层140可以在厚度上不均匀。例如，高电压晶体管所在的部分可以相对较厚，而低压晶体管所在的部分可以相对较薄。參见图1D，在栅绝缘层140之上形成诸如多晶硅层的导电层(未示出)，然后将导电层图案化，以在单元区C中形成选择栅电极145A以及在外围电路区P中形成外围电路栅电极145B。随后，通过在外围电路栅电极145B的两侧将杂质离子注入半导体衬底100的外围电路区P来形成结区150。结区150可以包括源区和漏区。參见图1E，形成第二绝缘层155以覆盖设置有选择栅电极145A和外围电路栅电极145B的栅绝缘层140，然后通过选择性地刻蚀单元区C的第二绝缘层155、选择栅电极145A、栅绝缘层140、第一绝缘层130和控制栅结构来形成暴露牺牲层图案115的一对沟道孔H。随后，去除被沟道孔H暴露的牺牲层图案115。可以经由湿法刻蚀エ艺来去除牺牲层图案115。结果，在去除牺牲层图案115的空间中形成了管道沟道孔PH。參见图1F，沿着沟道孔H和管道沟道孔PH的内壁形成存储器层160。存储器层160可以包括用作电荷阻挡层的氧化层、用作电荷俘获层的氮化物层、以及用作隧道绝缘层的氧化物层。换言之，存储器层160可以具有氧化物层-氮化物层-氧化物层(ONO)的三层结构。随后，在存储器层160之上形成沟道层165，然后形成第三绝缘层170以填充形成有沟道层165的沟道孔H和管道沟道孔PH。沟道层165可以包括多晶硅，而第三绝缘层170可以是ニ氧化硅层。參见图1G，在形成有沟道层165的衬底结构之上形成第四绝缘层175，然后通过选择性地刻蚀第四绝缘层175、第二绝缘层155和栅绝缘层140来形成暴露沟道层165、结区150和外围电路栅电极145B的接触孔。第四绝缘层175可以是ニ氧化硅层。随后，以填充接触孔的厚度形成包括钨的导电层(未示出)，然后执行诸如CMPエ艺的平坦化工艺直到第四绝缘层175的上表面为止。作为上 述エ艺的结果，形成了经由第四绝缘层175而与沟道层165电连接的第一接触180A，经由第四绝缘层175、第二绝缘层155和栅绝缘层140而与结区150电连接的第ニ接触180B，以及经由第四绝缘层175和第二绝缘层155而与外围电路栅电极145B电连接的第三接触180C。第一接触180A、第二接触180B和第三接触180C每个可以包括导电材料，例如钨。随后，尽管未示出，可以在第四绝缘层175之上形成金属线，且金属线可以分别与第一接触180A、第二接触180B和第三接触180C相耦接。根据如上所述的根据本发明第一实施例的非易失性存储器件及其制造方法，由于避免了半导体衬底100的単元区C与外围电路区P之间的台阶高度，故可以简化制造エ艺。具体地，可以通过降低与结区150耦接的第二接触180B的高宽比以及与外围电路栅电极145B耦接的第三接触180C的高宽比、并由此防止出现未开放的接触和对接触下方的结构的破坏，来获得充分的エ艺成品率和可靠性。可以通过将导电层图案化以同时形成単元区C的选择栅电极145A和外围电路区P的外围电路栅电极145B而进ー步简化工艺。另外，在本发明的本实施例中描述了在外围电路区P中形成外围电路栅电极145B和结区150的非易失性存储器件，但是本发明不局限于此。根据本发明的其它实施例，可以包括诸如电阻体的其它外围电路器件。图2A至2F是说明根据本发明第二示例性实施例的制造非易失性存储器件的方法的截面图。在此示例性实施例的描述中，将不再赘述与第一示例性实施例中的描述相同或实质相同的对元件的描述以免繁冗。执行图IA的刻蚀エ艺以形成图2A的经刻蚀的単元区C0參见图2A，在半导体衬底100的单元区C之上形成隔离绝缘层105，然后在隔离绝缘层105之上形成管道连接栅电极110。随后，通过选择性地刻蚀管道连接栅电极110而在管道连接栅电极110之内形成凹槽，然后形成牺牲层图案115以填充凹槽。随后，在形成有牺牲层图案115的管道连接栅电极110之上形成多个层间电介质层120与多个控制栅电极125交替层叠的控制栅结构。随后，形成第一绝缘层130以覆盖半导体衬底100的形成有控制栅结构的単元区C，并形成保护层135以覆盖半导体衬底100的形成有第一绝缘层130的単元区C。这里，保护层135保护形成控制栅电极125的最上层免受损坏。保护层135可以是氮化物层，且它的上表面可以被形成为与半导体衬底100的外围电路区P的上表面齐平。參见图2B，在保护层135和半导体衬底100的外围电路区P之上形成栅绝缘层140。參见图2C，通过在栅绝缘层140上形成导电层(未示出)然后对导电层图案化，来形成単元区C的选择栅电极145A和外围电路区P的外围电路栅电极145B。随后，通过在外围电路栅电极145B的两侧将杂质离子注入到半导体衬底100的外围电路区P中来形成结区150。參见图2D，通过形成覆盖形成有选择栅电极145A和外围电路栅电极145B的栅绝缘层140的第二绝缘层155，然后选择性地刻蚀单元区C的第二绝缘层155、选择栅电极145A、栅绝缘层140、保护层135、第一绝缘层130和控制栅结构，来形成暴露牺牲层图案115的ー对沟道孔H。随后，通过去除被沟道孔H暴露的牺牲层图案115来形成管道沟道孔PH。參见图2E，在沟道孔H和管道沟道孔PH的内壁上形成存储器层160，并在存储器层160之上形成沟道层165。随后，形成第三绝缘层170以填充形成有沟道层165的沟道孔H和管道沟道孔PH。 參见图2F，在将第四绝缘层175形成在包括沟道层165的衬底结构之上后，形成经由第四绝缘层175而与沟道层165电连接的第一接触180A，经由第四绝缘层175、第二绝缘层155和栅绝缘层140而与结区150电连接的第二接触180B，以及经由第四绝缘层175和第二绝缘层155而与外围电路栅电极145B电连接的第三接触180C。上述的本发明第二示例性实施例不同于第一示例性实施例的地方在于，在第一绝缘层130之上额外地形成覆盖半导体衬底100的単元区C的保护层135。因此，可以保护位于最上部的控制栅电极125免于被破坏，因而可以获得非易失性存储器件的足够的エ艺成品率和可靠性。尽管本发明第一和第二示例性实施例中描述的是包括管道连接栅电极的三维结构的非易失性存储器件，但是本发明的范围和主g不局限于此。上述实施例是示例性的，本发明可以应用于任何合理适用的结构，例如具有沿着垂直于半导体衬底而突出的沟道层叠多个存储器単元的三维结构的非易失性存储器件。根据本发明示例性实施例的非易失性存储器件及其制造方法，由于避免了半导体衬底的単元区与外围电路区之间的台阶高度，故可以简化工艺，并且，可以通过防止出现未开放的接触以及保护接触下方的结构免受破坏，来获得足够的エ艺成品率和可靠性。虽然已经结合具体的示例性实施例描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求书所述限定的本发明的主g和范围的情况下，可以进行各种变化和修改。
权利要求
1.一种非易失性存储器件，包括 半导体衬底，所述半导体衬底具有外围电路区和単元区，其中，所述半导体衬底的単元区在高度上比所述半导体衬底的外围电路区低； 控制栅结构，所述控制栅结构设置在所述半导体衬底的単元区之上，且包括与多个控制栅电极交替层叠的多个层间电介质层； 第一绝缘层，所述第一绝缘层覆盖所述半导体衬底的形成有所述控制栅结构的単元区； 选择栅电极，所述选择栅电极设置在所述第一绝缘层之上；以及 外围电路器件，所述外围电路器件设置在所述半导体衬底的外围电路区之上。
2.如权利要求I所述的非易失性存储器件，还包括 保护层，所述保护层设置在所述第一绝缘层之上，且保护所述控制栅结构。
3.如权利要求I所述的非易失性存储器件，还包括 栅绝缘层，所述栅绝缘层设置在所述第一绝缘层和所述半导体衬底的外围电路区之上。
4.如权利要求I所述的非易失性存储器件，其中，所述第一绝缘区的上表面与所述半导体衬底的外围电路区的上表面齐平。
5.如权利要求I所述的非易失性存储器件，其中，所述外围电路器件由与用于所述选择栅电极的导电材料相同的材料形成。
6.如权利要求I所述的非易失性存储器件，还包括 沟道，所述沟道穿通所述选择栅电极和所述控制栅电极；以及 存储器层，所述存储器层设置在所述沟道与所述控制栅结构之间。
7.如权利要求I所述的非易失性存储器件，还包括 管道连接栅电极，所述管道连接栅电极设置在所述控制栅结构之下； ー对沟道，所述ー对沟道穿通所述选择栅电极和所述控制栅结构； 管道沟道，所述管道沟道被设置为填充所述管道连接栅电极，并将所述沟道的下端彼此奉禹接；以及 存储器层，所述存储器层介于所述沟道与所述控制栅结构之间，以及所述管道沟道与所述管道连接栅电极之间。
8.如权利要求I所述的非易失性存储器件，还包括 绝缘层，所述绝缘层设置在所述选择栅电极和所述外围电路器件之上；以及 接触，所述接触经由所述绝缘层与所述外围电路器件相耦接。
9.一种制造非易失性存储器件的方法，包括以下步骤 部分地去除半导体衬底的単元区，直到所述半导体衬底的単元区在高度上比所述半导体衬底的外围电路区低为止； 形成控制栅结构，所述控制栅结构包括与多个控制栅电极交替层叠在所述半导体衬底的所述单元区之上的多个层间电介质层； 形成第一绝缘层，以覆盖设置有所述控制栅结构的所述半导体衬底的単元区；以及在所述第一绝缘层之上形成选择栅电极，在所述半导体衬底的外围电路区之上形成外围电路器件。
10.如权利要求9所述的方法，还包括以下步骤 在形成所述第一绝缘层之后，在所述第一绝缘层之上形成用于保护所述控制栅结构的保护层。
11.如权利要求9所述的方法，还包括以下步骤 在形成所述第一绝缘层之后，在所述第一绝缘层和所述半导体衬底的外围电路区之上形成栅绝缘层。
12.如权利要求9所述的方法，其中，所述第一绝缘层的上表面与所述半导体衬底的外围电路区的上表面相平。
13.如权利要求9所述的方法，其中，所述外围电路器件是外围电路栅电极，形成所述选择栅电极和所述外围电路栅电极的步骤包括以下步骤 在所述第一绝缘层和所述半导体衬底的外围电路区之上形成导电层；以及 通过将所述导电层图案化来形成所述选择栅电极和所述外围电路栅电极。
14.如权利要求9所述的方法，还包括以下步骤 形成穿通所述选择栅电极和所述控制栅结构的沟道孔；以及 在所述沟道孔的内壁上顺序地形成存储器层和沟道层。
15.如权利要求9所述的方法，还包括以下步骤 在形成所述控制栅结构之前，在所述半导体衬底的単元区之上形成具有牺牲层图案的管道连接栅电极； 在形成所述选择栅电极和所述外围电路器件之后，通过选择性地刻蚀所述选择栅电极和所述控制栅结构来形成暴露所述牺牲层的ー对沟道孔； 通过去除所述牺牲层图案来形成将所述沟道孔彼此耦接的管道沟道孔；以及 在所述沟道孔和所述管道沟道孔的内壁上顺序地形成存储器层和沟道层。
16.如权利要求9所述的方法，还包括以下步骤 在所述选择栅电极和所述外围电路器件之上形成绝缘层；以及 形成经由所述第一绝缘层而与所述外围电路器件相耦接的接触。
17.一种非易失性存储器件，包括 半导体衬底，所述半导体衬底具有外围电路区和単元区，其中，所述半导体衬底在所述单元区的高度比在所述外围电路区的高度低； 多个存储器単元，所述多个存储器単元垂直地层叠在所述半导体衬底的単元区之上，其中，每个存储器单元包括形成在层间电介质层之上的控制栅电极层； 附加层，所述附加层形成在所述多个存储器単元和所述单元区之上； 选择栅电极，所述选择栅电极形成在所述附加层和所述单元区之上； 结区，所述结区形成在所述半导体衬底的外围电路区中；以及栅电极，所述栅电极形成在所述外围电路区之上并在所述结区之间，以作为晶体管的控制栅而操作， 其中，所述附加层的上表面与所述结区的上表面齐平。
18.如权利要求17所述的非易失性存储器件，其中，所述多个存储器単元形成在设置于所述単元区之上的控制栅结构中；以及所述控制栅结构包括穿通所述存储器単元的控制栅电极层和层间电介质层的ー对沟道孔，还包括将所述沟道孔的下端彼此耦接的管道沟道。
19.如权利要求18所述的非易失性存储器件，其中，所述控制栅结构具有介于所述沟道与所述控制栅结构之间的存储器层，而所述存储器层包括顺序地覆盖的氧化物层、氮化物层和另ー个氧化物层。
20.如权利要求17所述的非易失性存储器件，其中，所述附加层由氮化物层形成。
全文摘要
本发明公开了一种非易失性存储器件，包括半导体衬底，所述半导体衬底具有外围电路区和单元区，其中，半导体衬底的单元区在高度上比半导体衬底的外围电路区低；控制栅结构，所述控制栅结构设置在半导体衬底的单元区之上，且包括与多个控制栅电极交替层叠的多个层间电介质层；第一绝缘层，所述第一绝缘层覆盖形成有控制栅结构的半导体衬底的单元区；选择栅电极，所述选择栅电极设置在第一绝缘层之上；以及外围电路器件，所述外围电路器件设置在半导体衬底的外围电路区之上。
文档编号H01L21/8247GK102800676SQ20111027951
公开日2012年11月28日 申请日期2011年9月20日 优先权日2011年5月26日
发明者朴丙洙 申请人:海力士半导体有限公司