专利名称：非易失性存储器件及其制造方法
技术领域：
本发明的实施例一般地涉及非易失性存储器件及其制造方法，并且更具体地涉及改善选择线的电阻和简化非易失性存储器件的制造工艺。
背景技术：
诸如NAND快闪存储器之类的非易失性存储器件包括单元阵列区域中的多个串 ST。下面参照图1更详细地描述串ST，图1是示出NAND快闪存储器件的存储器单元阵列的电路图。参照图1，NAND快闪存储器件的存储器单元阵列包括多个串ST，其中每个串耦合在公共源极线CSL和漏极接触DCT之间，漏极接触DCT耦合到位线BL。每个串ST包括串联耦合在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST将串ST耦合到位线BL，并且源极选择晶体管SST将串ST耦合到公共源极线CSL。漏极选择晶体管DST耦合到漏极选择线DSL，并且源极选择晶体管 SST耦合到源极选择线SSL。此外，存储器单元MC分别耦合到布置在源极选择线SSL和漏极选择线DSL之间的各行字线WL。通常，NAND快闪存储器件的串ST中的晶体管SST、DST和存储器单元MC的栅极通过层叠公共层并且然后对层叠层进行图案化来同时形成。图2是示出串的一部分以描述串 ST中的栅极的形成的横截面图。参照图2，通过在形成在半导体衬底11之上的栅极绝缘层13之上顺序地形成第一导电层15、电介质层17和第二导电层19并且然后对它们进行图案化而形成耦合到相应字线WL的存储器单元MC的栅极和耦合到源极选择线SSL的源极选择晶体管SST的栅极。尽管未示出，耦合到漏极选择线DSL的漏极选择晶体管DST的栅极使用与用于形成源极选择晶体管SST的栅极的相同工艺来形成。应容易明白的是，本公开中的“上”和“之上”的含义应以最广泛的方式解释，使得“上”不仅指“直接在...上”，而且包括在其间具有中间特
征或层的情况的含义，并且“之上”不仅指“在......之上”的含义，而且还可以包括在其
间不具有中间特征或层的情况的含义(即，直接在......上)。在存储器单元MC的栅极中的每一个栅极中，第一导电层15用作浮置栅极，电子注入该浮置栅极或电子从该浮置栅极放出，以及第二导电层19用作控制栅极。因此，在存储器单元MC中，第一导电层15和第二导电层19与夹在其间的电介质层17电绝缘。另一方面，在源极选择晶体管SST和漏极选择晶体管DST的情况下，第一导电层15 和第二导电层19必须电耦合，因为源极选择晶体管SST和漏极选择晶体管DST的栅极不需要浮置栅极结构。因此，当形成源极选择晶体管SST或漏极选择晶体管DST时，通过在第二
4导电层19的层叠之前刻蚀电介质层17的区域，在电介质层17中形成接触孔H，通过该接触孔H露出第一导电层15。源极选择晶体管SST和漏极选择晶体管DST以此方式形成以与其中将形成源极选择线SSL和漏极选择线的区域对应。因而，在其中将形成源极选择线 SSL和漏极选择线的区域中，在穿过其形成有接触孔H的电介质层17之上层叠的第二导电层19通过接触孔H与第一导电层15电耦合。为了在电介质层17中形成接触孔H，需要形成接触孔H的附加掩膜工艺。一个掩膜工艺至少需要包括淀积工艺、清洁工艺、刻蚀工艺等6个工艺，因而，附加掩膜工艺导致更复杂的制造工艺，这是不期望的。在形成串的栅极之后，将杂质离子注入到栅极之间的半导体衬底11中以形成结 11a。在栅极的侧壁上形成间隔物21，并且利用第一层间电介质层23填充栅极之间的空间。 接下来，在相邻源极选择线SSL之间形成公共源极线CSL并将其该公共源极线CSL耦合到结11a。此外，尽管在图2中未示出，但漏极接触插塞(也就是，漏极接触的一部分)耦合到漏极选择线之间的结。通过刻蚀第一层间电介质层23使得露出源极选择线SSL之间的结 Ila和漏极选择线DSL之间的结、然后利用导电材料填充已经从中去除第一层间电介质23 的部分，可以形成公共源极线CSL和漏极接触插塞。在如上所述形成公共源极线CSL和漏极接触插塞之后，形成多个辅助线^a。辅助线29a可以通过以下步骤形成(1)在包括公共源极线CSL和漏极接触插塞的第一层间电介质层23上形成第二层间电介质层27，(2)刻蚀第二层间电介质层27的部分，以及(3) 利用金属材料填充第二层间电介质27的去除部分。尽管未在图2中示出，但辅助线29a通过设置在单元阵列区域的带区域中的接触结构而互连。辅助线29a耦合到公共源极线CSL，从而改善公共源极线CSL的电阻和源极线跳线现象。然而，在上述努力实现更高度集成和更小尺寸的半导体存储器件的情况下，增加源极选择线SSL和漏极选择线DSL的负载变得越来越困难。当选择线过载时，用于对NAND 快闪存储器件进行编程的时间不可避免地增加，因为将编程电压供给到特定字线所用的时间增加。此外，会产生噪声，因为无法确保信号的稳定性。为了改善选择线的电阻(即，为了减小电阻)，可以使用诸如硅化钴(CoSi2)之类的金属硅化物作为第二导电层19。一般通过对用作第二导电层19的多晶硅层进行图案化、 在图案化的多晶硅层上层叠金属层以及然后使用退火工艺进行硅化工艺来形成金属硅化物。图案化的多晶硅层的宽度在源极选择线SSL和漏极选择线DSL中比在字线WL中更宽。通过进行退火工艺，来自扩散到图案化的多晶硅层中的金属层的金属的量在源极选择线SSL和漏极选择线DSL中比在字线WL中更小。因此，在字线WL中的金属硅化物层的厚度比在源极选择线SSL和漏极选择线DSL中的金属硅化物层的厚度更厚。来自金属硅化物层的金属不应当散布到电介质层17。因此，金属硅化物层的目标厚度基于字线WL中较厚的金属硅化物层的厚度。为此，改善源极选择线SSL和漏极选择线DSL的电阻困难，因为不可以在源极选择线和漏极选择线中形成具有足以改善电阻的厚度的金属硅化物层
发明内容
本发明的实施例涉及一种包括NAND快闪存储器件的半导体存储器件及其制造方法，其能够改善选择线的电阻并且还能够简化制造工艺。根据本公开的一个方面的NAND快闪存储器件包括栅极绝缘层，形成在半导体衬底之上；用于选择晶体管和存储器单元的第一导电层图案，形成在栅极绝缘层上；电介质层，形成在第一导电层图案上；第二导电层图案，形成在用于存储器单元的第一导电层图案之上的电介质层上；以及选择线，由电阻比第二导电层图案更低的材料制成并且耦合到用于选择晶体管的第一导电层图案。根据本公开的一个方面的制造NAND快闪存储器件的方法包括在半导体衬底之上层叠第一导电层、电介质层和第二导电层；通过刻蚀第二导电层、电介质层和第一导电层，形成用于选择晶体管和存储器单元的第一导电层图案和第二导电层图案；通过刻蚀用于选择晶体管的第一导电层图案之上的第二导电层图案来露出电介质层；在半导体衬底之上形成第一层间电介质层以填充第二导电层图案的刻蚀部分；刻蚀第一层间电介质层和电介质层以露出用于选择晶体管的第一导电层图案；以及通过用与第二导电层图案的材料相比具有更低电阻的材料填充电介质层和第一层间电介质层的刻蚀部分，形成耦合到第一导电层图案的选择线。当通过刻蚀第二导电层图案露出电介质层时，露出的电介质层的宽度与用于选择晶体管的第一导电层图案的宽度相同或者比用于选择晶体管的第一导电层图案的宽度更窄。所述方法还包括在刻蚀第二导电层图案之前，在第二导电层图案、电介质层和第一导电层图案的侧壁上形成间隔物。当刻蚀第二导电层图案时使用间隔物和电介质层作为刻蚀停止层。在半导体衬底之上形成第一层间电介质层可以包括形成第一绝缘层以填充第二导电层图案的刻蚀部分；对第一绝缘层进行抛光以露出第二导电层图案；以及在包括第二导电层图案的第一绝缘层上形成第二绝缘层。所述方法还包括在形成第二绝缘层之前使用硅化工艺将第二导电层图案的上部变成金属硅化物层。第二导电层由多晶硅形成。所述方法还包括在包括选择线的第一层间电介质层之上形成第二层间电介质层；刻蚀第二层间电介质层以露出选择线；以及通过用与第二导电层图案的材料相比具有更低电阻的材料填充第二层间电介质层的刻蚀部分，形成耦合到选择线的辅助线。辅助线和选择线由金属制成。例如，辅助线和选择线可以由钨(W)、钴(Co)或镍 (Ni)制成或由金属硅化物层形成。所述方法还包括在形成第一导电层图案和第二导电层图案之后，通过将杂质离子注入到半导体衬底中，形成选择晶体管的结。当刻蚀第一层间电介质层和电介质层时露出结，并且当形成选择线时，与选择线同时地形成耦合到结的公共源极线。
图1是示出NAND快闪存储器件的存储器单元阵列的电路图；图2是图示NAND快闪存储器件的串的一部分的横截面图；图3是根据本发明实施例的NAND快闪存储器件的平面图；图4是沿着图3中的线I-I截得的NAND快闪存储器件的横截面图5A至图5H是用于图示根据本公开实施例的制造NAND快闪存储器件的方法的横截面图；图6是图示NAND快闪存储器件的外围区域的部分的横截面图；以及图7是图示根据本公开另一实施例的NAND快闪存储器件及其制造方法的横截面图。
具体实施例方式此后，参照附图具体描述本发明的各种实施例。这些图提供用于帮助本领域普通技术人员通过这里描述和示出的各种实施例来理解本发明。关于NAND快闪存储器件作为示例器件描述本发明的实施例；然而，应明白的是， 本发明的范围不仅限于NAND快闪存储器件。本发明的范围涉及所有类型的集成半导体器件，包括易失性存储器件和非易失性存储器件。图3和图4图示根据本发明实施例的NAND快闪存储器件。具体而言，图3是根据本发明实施例的NAND快闪存储器件的平面图，并且图4是沿图3中的线I-I截取的NAND 快闪存储器件的横截面图。此外，图3和图4示出NAND快闪存储器件的单元阵列区域。参照图3和图4，根据本发明实施例的NAND快闪存储器件的单元阵列区域包括含漏极选择线DSL和源极选择线SSL的选择线和形成在漏极选择线DSL和源极选择线SSL之间的字线WL。在公共源极线CSL或漏极接触DCT的基础上可以重复包括源极选择线SSL、 漏极选择线DSL和字线WL的布置。因此，沿着公共源极线CSL的两侧形成两个源极选择线SSL，并且在其间夹有漏极接触DCT的情况下形成两个漏极选择线DSL，所有这些示于图3中。此外，耦合到漏极选择线DSL的漏极选择晶体管、耦合到源极选择线SSL的源极选择晶体管和耦合到字线WL的存储器单元通过相应有源区A内形成在半导体衬底101中的结IOla串联耦合(参见图4)。如图3所示，源极选择线SSL、字线WL、漏极选择线DSL和公共源极线CSL关于彼此并行地形成，并且它们跨过半导体衬底101的有源区A和隔离结构B。半导体衬底101的有源区A通过隔离结构B而彼此分开。隔离结构B可以通过将半导体衬底101刻蚀到某一深度并且然后利用绝缘材料填充半导体衬底101的刻蚀部分而形成。参照图4，栅极绝缘层103和第一导电层图案105形成在半导体衬底101的有源区 A中。第一导电层图案105用作存储器单元和选择晶体管的栅极。在字线WL之下的用于存储器单元的第一导电层图案105可以用作用于存储电荷的浮置栅极。在源极选择线SSL和漏极选择线DSL之下的用于选择晶体管的第一导电层图案105可以用作选择晶体管的栅极。第一导电层图案105可以由多晶硅或者在特性上类似于多晶硅的其它材料制成。多个字线WL中的边缘字线可以用作用于防止干扰的通过(pass)字线，该边缘字线是那些与源极选择线SSL或漏极选择线DSL相邻的字线。通过字线之下的第一导电层图案105用作虚拟图案，而不用作电荷捕获层。电介质层107形成在第一导电层图案105上。电介质层107不仅形成在第一导电层图案105之上，而且沿着其中形成字线WL的方向形成在隔离结构B上。
7
跨过有源区A的第二导电层图案109形成在电介质层107上。第二导电层图案 109可以具有多晶硅层109a和金属硅化物层109b的层叠结构。金属硅化物层109b可以为具有比多晶硅层109a更低电阻的硅化钴(CoSi2)层或硅化镍(NiSi)层，并且可以通过硅化工艺形成。第二导电层图案109的某些部分成为字线WL，并且其其它剩余部分成为虚拟图案。作为虚拟图案的第二导电层图案109剩余在凹陷区域Tla的侧壁上。凹陷区域 Tla可以形成为露出第一导电层图案105上的电介质层107的一部分，并且凹陷区域Tla可以沿着字线WL线状并行地形成或者可以形成为沿着字线WL并行布置的多个孔。每个凹陷区域Tla的内部填充有第一层间电介质层113。第一层间电介质层113可以包括第一绝缘层113a和第二绝缘层11北。当执行硅化工艺时，在进行抛光工艺以露出多晶硅层之后，将第一绝缘层113a形成在凹陷区域Tla 内以及结IOla上。将第二绝缘层11 形成在第二导电层图案109和第一绝缘层113a之上，以便绝缘诸如字线WL和辅助线之类的上面的线。用于选择晶体管的第一导电层图案105的部分通过第一沟槽Tl露出。第一沟槽 Tl在凹陷区域Tla的底部处穿透第一层间电介质层113和电介质层107。源极选择线SSL 和漏极选择线DSL形成在第一沟槽Tl内。因此，包括源极选择线SSL和漏极选择线DSL的选择线电耦合到用于选择晶体管的第一导电层图案105。因此，用于选择晶体管的第一导电层图案105不存储数据但用作选择晶体管的栅极。源极选择线SSL和漏极选择线DSL可以由与公共源极线CSL和漏极接触DCT的漏极接触插塞117相同的材料制成。公共源极线CSL形成为穿过第一层间电介质层113露出源极选择线SSL之间的隔离结构B和结101a。公共源极线CSL形成在跨过有源区A的第二沟槽T2内。因此，公共源极线CSL耦合到源极选择线SSL之间的源极选择晶体管的结IOla 并且被形成为跨过有源区A。此外，漏极接触插塞117形成在漏极接触孔Hl内。漏极接触孔Hl穿过第一层间电介质层113露出形成在漏极选择线DSL之间的有源区A中的结101a。因此，漏极接触插塞117耦合到漏极选择线DSL之间的漏极选择晶体管的结101a。源极选择线SSL、漏极选择线DSL、公共源极线CSL和漏极接触插塞117由电阻比第二导电层图案109更低的金属层形成。例如，源极选择线SSL、漏极选择线DSL、公共源极线CSL和漏极接触插塞117可以由钨(W)、钴(Co)或镍(Ni)制成。作为备选，源极选择线SSL、漏极选择线DSL、公共源极线CSL和漏极接触插塞117 可以由具有比第二导电层图案109更低的电阻的金属硅化物层形成。根据本发明的实施例，源极选择线SSL和漏极选择线DSL的电阻得到改善，因为源极选择线SSL和漏极选择线 DSL由具有如上所述低电阻的金属制成。源极选择线SSL和漏极选择线DSL耦合到第一辅助线121a，由此进一步改善源极选择线SSL和漏极选择线DSL的电阻。这是因为第一辅助线121a (以及用于改善漏极接触 DCT的漏极接触焊盘121c和公共源极线CSL的电阻的第二辅助线121b)可以由电阻比第二导电层图案109低的诸如钨(W)、钴(Co)或镍(Ni)之类的金属制成，或者可以由电阻比第
8二导电层图案109低的金属硅化物层制成。第一辅助线121a形成在与源极选择线SSL或漏极选择线DSL平行的第三沟槽T3 内。第三沟槽T3穿过第二层间电介质层119，并露出源极选择线SSL或漏极选择线DSL。第三沟槽T3可以具有比源极选择线SSL或漏极选择线DSL更宽的宽度。第二辅助线121b形成在与公共源极线CSL平行的第四沟槽T4以及与字线WL平行的第五沟槽T5内。第四沟槽T4通过第二层间电介质层119而露出公共源极线CSL，第五沟槽T5通过第二层间电介质层119而露出第一层间电介质层113。第五沟槽T5可以具有比字线WL更宽的宽度。漏极接触焊盘121c形成在漏极焊盘孔H2内，通过第二层间电介质层露出漏极接触插塞117。漏极焊盘孔H2可以具有比漏极接触孔Hl更宽的宽度。因而，漏极接触焊盘 121经由漏极接触插塞117耦合到处于漏极选择线DSL之间的结101a。尽管没有示出，第三至第五沟槽T3、T4、T5可以通过夹在其间的半导体衬底101的带区而彼此分离。在这种情况下，如有必要，可以通过设置在带区中的额外的接触结构来将在第三至第五沟槽Τ3、Τ4、Τ5内形成的辅助线彼此电耦合。如上所述，因为源极选择线SSL 和漏极选择线DSL由电阻比用于字线WL的第二导电层图案低的材料制成，所以根据本发明实施例的NAND快闪存储器件可以改善源极选择线SSL和漏极选择线DSL的电阻。图5Α-5Η是示出图3-4所示的根据本发明实施例的制造NAND快闪存储器件的方法的横截面图。具体来说，图5Α-5Η是沿着图3中的线I-I获得的横截面图。参见图5Α，在半导体衬底之上的栅极绝缘层103之上形成多个栅极图案SSG、CG、 DSG0栅极图案SSG、CG、DSG中的每个具有第一导电层图案105、电介质层107和第二导电层图案的多晶硅层109a的层叠结构.接着，通过将杂质离子注入到栅极图案SSG、CG、DSG之间的半导体衬底101中来形成结101a。结IOla包括用作串ST的源极的源极选择晶体管SST的结、用作串ST的漏极的漏极选择晶体管DST的结和耦合形成串MC的存储器单元MC的结。栅极绝缘层103由氧化物层形成，且可以通过氧化工艺形成。通过氧化工艺形成的栅极绝缘层103可以由氧化硅(SiO2)层形成。栅极图案SSG、CG、DSG包括源极选择栅极SSG、单元栅极CG和漏极选择栅极DSG。 单元栅极CG比源极选择栅极SSG和漏极选择栅极DSG形成的更加密集。以下更具体地描述形成栅极图案SSG、CG、DSG的工艺的例子。首先，在栅极绝缘层 103之上形成第一导电层。第一导电层可以由多晶硅层形成。第一导电层被用作浮置栅极 (即，单元栅极的电荷俘获层)或源极选择晶体管SST和漏极选择晶体管DST的栅极。隔离硬掩膜图案(未示出)形成在第一导电层之上。通过使用隔离硬掩膜图案作为刻蚀阻挡部来刻蚀第一导电层、栅极绝缘层103和半导体衬底101，将隔离沟槽(未示出)形成在半导体衬底101中。接着，通过利用绝缘材料来填充隔离沟槽来形成隔离层(未示出)，由此完成了隔离结构。半导体衬底101的没有形成隔离结构的区域被定义为有源区。因而，栅极绝缘层 103和第一导电层保留在有源区之上。接着，去除隔离硬掩膜图案。接着，在第一导电层和隔离结构上形成电介质层107。 电介质层107可以具有其中层叠了氧化物层、氮化物层和氧化物层的ONO结构。可以控制电介质层107的厚度，使得没有填充第一导电层的侧壁之间的空间。接着，在电介质层107之上形成多晶硅层109a，在多晶硅层109a之上形成栅极硬掩膜图案151。如上所述，可以在形成多晶硅层109a之后执行在电介质层107中形成接触孔的工艺。通过在形成多晶硅层109a之前不形成电介质层107，无需形成盖帽层，盖帽层在形成多晶硅层109a之前的形成电介质层107中的接触孔的工艺中起钝化层的作用。栅极硬掩膜图案151限定了其中将形成字线WL、源极选择线SSL和漏极选择线 DSL的区域。栅极硬掩膜151可以由氧化物层或者由氮化物层和氧化物层的层叠结构形成。使用栅极硬掩膜图案151作为刻蚀阻挡部来刻蚀多晶硅层109a、电介质层107和第一导电层105，直到露出栅极绝缘层103。因而，形成了栅极图案SSG、CG、DSG(每个具有第一导电层图案105、电介质层107和多晶硅层109a的层叠层)。单元栅极CG的第一导电层图案105用作存储器单元的浮置栅极。源极选择栅极 SSG和漏极选择栅极DSG的第一导电层图案105被用作选择晶体管的SST、DST的栅极。栅极绝缘层103也可以在使用栅极硬掩膜图案151作为刻蚀阻挡部的刻蚀工艺中进行刻蚀。间隔物层可以进一步形成在形成了栅极图案SSG、CG、DSG的半导体衬底101之上。 间隔物层的厚度可以被控制成，使得在相邻的源极选择栅极SSG之间的空间和相邻的漏极选择栅极DSG之间的空间没有被完全填充，但是使用回蚀(etch-back)刻蚀工艺来刻蚀间隔物层直到露出半导体衬底101。因而，间隔物层保留为栅极图案SSG、CG、DSG的侧壁上的间隔物111。在相邻单元栅极CG之间的空间可以被间隔物111填充，因为单元栅极CG比源极栅极SSG和漏极栅极 DSG形成的更加密集。其间，用于形成栅极图案SSG、CG、DSG的刻蚀工艺包括基于刻蚀选择性的不同使用电介质层107作为刻蚀停止层的工艺，以便防止损伤半导体衬底101。如果在电介质层107中形成接触孔之后执行用于形成栅极图案SSG、CG、DSG的刻蚀工艺，可能会在电介质层107必须留作针对对准错误的刻蚀停止层的部分中形成电介质层107的接触孔。此外，可能会过度地刻蚀下方层且因而半导体衬底101可能受到损伤，因为电介质层107没有留作栅极图案化工艺中的特定部分中的刻蚀停止层。如果在电介质层107中形成接触孔之后图案化栅极图案SSG、CG、DSG，在源极选择线和漏极选择线中的每个的宽度的减少方面上存在限制，因为在电介质层107中形成的接触孔必须具有对准余量。然而，在本发明的实施例中，因为电介质层107用作用于形成栅极图案SSG、CG、 DSG的刻蚀工艺中的刻蚀停止层，且在其中接触孔没有完全形成在电介质层107的状态中执行用于形成栅极图案SSG、CG、DSG的刻蚀工艺，所以没有问题。因而，在本公开中，通过使用电介质层107作为用于形成栅极图案SSG、CG、DSG的刻蚀工艺中的刻蚀停止层，可以改善对半导体衬底101的损伤。此外，因为无需限制源极选择线SSL和漏极选择线SSL中的每个的宽度来在形成栅极图案SSG、CG、DSG之前确保电介质层接触的对准余量，可以制造集成度更高的存储器件。参见图5B，通过在用于选择晶体管的第一导电层图案105之上刻蚀多晶硅层109a来露出电介质层。更具体来说，通过刻蚀源极选择栅极SSG和漏极选择栅极DSG的多晶硅层109a来形成露出源极选择栅极SSG和漏极选择栅极DSG的电介质层107的凹陷区域Tla。每个凹陷区域Tla的宽度可以比第一导电层图案105的宽度更窄。使用用于在外围区域的驱动栅极中形成栅极接触孔的掩膜工艺来形成凹陷区域 Tla0因而，尽管形成了凹陷区域Tla，但是没有增加掩膜工艺。现在参见图6，图中示出外围区域的形成了用于驱动单元阵列区域的存储器单元的电路元件的部分的横截面图。参见图6，与存储器单元阵列区域类似，用于驱动外围区域的电路元件的驱动栅极 G包括层叠在半导体衬底101之上的栅极绝缘层103之上的第一导电层105、电介质层107 和多晶硅层109a。通过使用将形成驱动栅极G的栅极硬掩膜图案151作为刻蚀阻挡部来图案化外围区域的第一导电层图案105、电介质层107和多晶硅层109a。间隔物111也形成在驱动栅极DG的侧壁上。结IOlb形成在驱动栅极DG的两个侧壁上的半导体衬底101中，且被用作驱动栅极DG的源极或漏极。驱动栅极DG的第一导电层图案105没有被用作浮置栅极。因而，驱动栅极DG的第一导电层图案105和多晶硅层109a必须电耦合。为了形成用于电耦合驱动栅极DG的第一导电层图案105和多晶硅层109a的接触结构，栅极接触孔GC通过栅极硬掩膜图案151 和多晶硅层109a露出电介质层107。在后续工艺中，去除通过栅极接触孔GC露出的电介质层107，且利用导电材料填充已经去除栅极接触孔GC和电介质层107的部分。因而，驱动栅极DG的第一导电层图案 105和多晶硅层109a可以电耦合。现在参见图5C，利用第一绝缘层113a来填充在源极选择栅极SSG之间的空间、在漏极选择栅极DSG之间的空间和凹陷区域Tla。用作第一层间电介质层的第一绝缘层113a 可以形成得比多晶硅层109a的顶表面更高，然后第一绝缘层113a被抛光以露出多晶硅层 109a。在这种情况下，后续将形成的金属层155可以与多晶硅层109a接触，使得可以执行
硅化工艺。在抛光第一绝缘层113a后形成的金属层155是用于硅化的。金属层155可以由钴层或镍层形成，以便形成具有低电阻的硅化钴(CoSi2)层或硅化镍(NiSi)层。参见图5D，执行硅化工艺，其包括将金属从金属层扩散到多晶硅层的一次退火工艺、去除在一次退火工艺后保留的金属层的工艺以及用于形成具有低电阻的金属硅化物层 109b的二次退火工艺。因而，多晶硅层的上部被转换成金属硅化物层109b，由此形成具有多晶硅层109a 和金属硅化物层109b的层叠结构的第二导电层图案109。第二导电层图案109的形成在用于存储器单元的第一导电层图案105之上的部分变为字线WL。第二导电层图案109的形成在用于选择晶体管的第一导电层图案105之上的部分变为虚拟图案。参见图5E，第二绝缘层11 形成在半导体衬底101之上，在半导体衬底101中金属硅化物层109b被形成且被用作第一层间电介质层113。第二绝缘层11 可以由与第一绝缘层113a相同的材料制成且可以例如由氧化硅层来形成。
11
在形成包括第一绝缘层113a和第二绝缘层11 的第一层间电介质层113之后， 通过刻蚀第一层间电介质层113的一部分和电介质层107的一部分来形成第一沟槽Tl、第二沟槽T2以及漏极接触孔HI。通过使用硬掩膜图案作为刻蚀阻挡部来刻蚀第一层间电介质层113和电介质层107、然后去除硬掩膜图案，可以形成第一沟槽Tl和第二沟槽T2以及漏极接触孔HI。通过去除凹陷区域之上的第二绝缘层113b、在凹陷区域内的第一绝缘层113a和在凹陷区域底部的电介质层107来形成第一沟槽Tl。因而，用于选择晶体管的第一导电层图案105通过第一沟槽Tl而露出。这里，第一绝缘层113a可以部分地保留在第一沟槽Tl 的侧壁上。通过去除源极选择线SSL之间的第一绝缘层113a、第二绝缘层11 来形成第二沟槽T2，使得露出在相邻的源极选择线SSL之间的结101a。通过去除漏极选择线DSL之间的第一绝缘层113a和第二绝缘层11 来形成漏极接触孔H1，使得露出在相邻的漏极选择线DSL之间的结101a。参见图5F，通过利用具有低电阻的金属，如钨(W)，来填充第一沟槽Tl和第二沟槽 T2以及漏极接触孔H1，来形成源极选择线SSL、漏极选择线DSL、公共源极线CSL以及漏极接触插塞117。可以通过将金属层形成得比第一层间电介质层113的表面更高、然后抛光金属层使得露出第一层间电介质层113，来形成源极选择线SSL、漏极选择线DSL、公共源极线 CSL以及漏极接触插塞117。参见图5G，在半导体衬底101之上形成第二层间电介质层119，在半导体衬底119 中形成了源极选择线SSL、漏极选择线DSL、公共源极线CSL以及漏极接触插塞117。第二层间电介质层119可以由氧化物层形成。接着，通过刻蚀第二层间电介质层119的一部分来形成第三至第五沟槽T3、T4、T5 以及漏极焊盘孔Η2。通过使用硬掩膜图案作为刻蚀阻挡部来刻蚀第二层间电介质层119然后去除硬掩膜图案，形成第三至第五沟槽Τ3、Τ4、Τ5以及漏极焊盘孔Η2。通过去除源极选择线SSL和漏极选择线DSL之上的第二层间电介质层119来形成第三沟槽Τ3。因而，源极选择线SSL和漏极选择线DSL通过第三沟槽Τ3而露出。通过去除公共源极线CSL之上的第二层间电介质层119来形成第四沟槽Τ4。因而，公共源极线CSL通过第四沟槽Τ4而露出。通过去除字线WL之上的第二层间电介质层119来形成第五沟槽Τ5。因而，第一层间电介质层113通过第五沟槽Τ5而露出。通过去除漏极接触插塞117之上的第二层间电介质层119来形成漏极焊盘孔Η2。 因而，漏极接触插塞117通过漏极焊盘孔Η2而露出。参见图5Η，通过利用具有低电阻的金属诸如钨(W)、钴(Co)或镍(Ni)或者利用电阻比第二导电层图案109低的金属硅化物层形成的导电层，来填充第三至第五沟槽Τ3、Τ4、 Τ5以及漏极焊盘孔Η2来形成第一辅助线121a和第二辅助线121b以及漏极接触焊盘121c。 可以通过形成比第二层间电介质层119的表面高的金属层、然后抛光导电层以露出第二层间电介质层119来形成第一辅助线121a、第二辅助线121b以及漏极接触焊盘121c。如上所述，根据本发明的实施例，在电介质层中形成沟槽之前完成了栅极图案的图案化。因而，可以从根本上防止在对栅极图案进行图案化时在一些区域中的电介质层没有起到刻蚀停止层的作用的问题。此外，由于选择线是由电阻比用于字线的导电层图案低的材料制成的，所以可以改善选择线(包括源极选择线SSL和漏极选择线DSL)的电阻。另外，因为可以省略在导电层(诸如多晶硅层)形成在电介质层之上前在电介质层中形成接触孔的工艺，所以可以简化制造工艺并可以减少制造成本。图7是示出根据本公开的另一实施例的NAND快闪存储器件及其制造方法的横截面图。在根据图7所示的本发明的实施例的NAND快闪存储器件中，在凹陷区域Tla’形成时，多晶硅层209a没有作为虚拟图案保留在一些凹陷区域Tla’中。这里，不仅电介质层 207而且间隔物211也可以用作刻蚀停止层。在这种情况下，凹陷区域Tl’的宽度变得与用于选择晶体管的第一导电层图案205的宽度相同。因而，形成在第一导电层图案205之上的电介质层207与第一导电层图205相同地露出。在图7所示的本发明的实施例中，在形成凹陷区域Tla’之前执行的工艺与本公开的第一实施例的工艺相同。更具体来说，形成栅极图案SSG、DSG、CG的工艺(其中使用栅极硬掩膜图案215作为刻蚀停止层将第一导电层图案205、电介质层207和多晶硅层209a 层叠在栅极绝缘层203之上)、形成结201a的工艺以及形成间隔物211的工艺与图3_4和图5A-5H所示的工艺相同，省略对其描述以保持简洁。栅绝缘层203形成在半导体衬底201 上。此外，在图7所示的实施例中，在形成凹陷区域Tla’之后执行的工艺与本公开中的图3-4和图5A-5H所示的工艺相同，省略对其描述以保持简洁。根据上述的本发明的实施例，因为选择线由电阻比用于字线WL的导电层图案的电阻更低的材料制成，可以改善包括源极选择线SSL和漏极选择线DSL的选择线的电阻。此外，用于将选择线和第一导电层电耦合的接触结构可以通过在外围区域中形成栅极接触结构的工艺来形成。因而，无需执行用于在电介质层中形成接触孔以将选择线与第一导电层电耦合的额外的掩膜工艺。因而，可以简化制造工艺并可以减少制造成本。另外，在图案化栅极图案之后，刻蚀电介质层。因而，可以从根本上防止以下问题 由于接触孔中的对准错误，在图案化栅极图案的工艺中，半导体衬底通过形成在电介质层中的接触孔而露出和受损。因而，因为考虑了接触孔的对准余量在选择线的宽度减少方面没有限制，所以可以充分地将选择线的宽度变窄。
权利要求
1.一种半导体存储器件，包括栅极绝缘层，形成在半导体衬底的第一区域和第二区域之上，其中所述第一区域用于形成选择晶体管，所述第二区域用于形成存储器单元；用于所述选择晶体管和所述存储器单元的第一导电层图案，形成在所述第一区域和所述第二区域之上的栅极绝缘层之上；电介质层，形成在所述第一区域和所述第二区域之上的第一导电层图案之上； 第二导电层图案，形成在用于所述存储器单元的第一导电层图案之上的电介质层上；以及选择线，具有比所述第二导电层图案更低的电阻并且耦合到用于所述选择晶体管的第一导电层图案。
2.根据权利要求1所述的半导体存储器件，其中所述第二导电层图案还形成在所述第一区域中的用于所述选择晶体管的第一导电层图案上的电介质层上。
3.根据权利要求2所述的半导体存储器件，还包括第一层间电介质层，用于将所述选择线与所述第一区域中形成在用于所述选择晶体管的第一导电层图案上的第二导电层图案绝缘。
4.根据权利要求1所述的半导体存储器件，还包括间隔物，形成在所述第一区域和所述第二区域中的每个区域中的第一导电层图案、电介质层和第二导电层图案的侧壁上。
5.根据权利要求1所述的半导体存储器件，还包括辅助线，所述辅助线具有比所述第二导电层图案更低的电阻并且耦合到所述选择线。
6.根据权利要求5所述的半导体存储器件，其中所述辅助线由金属形成。
7.根据权利要求5所述的半导体存储器件，其中所述辅助线包括钨(W)、钴(Co)或镍 (Ni)或金属硅化物层。
8.根据权利要求1所述的半导体存储器件，其中所述第二导电层图案具有多晶硅层和金属硅化物层的层叠结构。
9.根据权利要求1所述的半导体存储器件，其中所述选择线包括金属。
10.根据权利要求1所述的半导体存储器件，还包括形成在所述半导体衬底的第一区域中的所述选择晶体管的结；以及耦合到所述结的公共源极线，其中所述选择线由与所述公共源极线的材料基本上相同的材料制成。
11.一种制造半导体存储器件的方法，所述方法包括 在半导体衬底之上层叠第一导电层、电介质层和第二导电层；通过刻蚀所述第二导电层、所述电介质层和所述第一导电层，形成用于选择晶体管和存储器单元的第一导电层图案和第二导电层图案；刻蚀用于所述选择晶体管的第一导电层图案之上的第二导电层图案，使得露出所述电介质层；在半导体衬底之上形成第一层间电介质层以填充所述第二导电层图案的刻蚀部分； 刻蚀所述第一层间电介质层和所述电介质层以露出用于所述选择晶体管的所述第一导电层图案；以及通过用与所述第二导电层图案的材料相比具有更低电阻的材料填充所述电介质层和所述第一层间电介质层的刻蚀部分，形成耦合到所述第一导电层图案的选择线。
12.根据权利要求11所述的方法，其中当通过刻蚀所述第二导电层图案露出电介质层时，露出的电介质层的宽度与用于所述选择晶体管的第一导电层图案的宽度基本上相同或者基本上比用于所述选择晶体管的第一导电层图案的宽度更窄。
13.根据权利要求11所述的方法，还包括在刻蚀所述第二导电层图案之前，在所述第二导电层图案、所述电介质层和所述第一导电层图案的侧壁上形成间隔物。
14.根据权利要求13所述的方法，其中当刻蚀所述第二导电层图案时，使用所述间隔物和所述电介质层作为刻蚀停止层。
15.根据权利要求11所述的方法，其中在所述半导体衬底之上形成第一层间电介质层包括形成第一绝缘层以填充所述第二导电层图案的刻蚀部分；对所述第一绝缘层进行抛光以露出所述第二导电层图案；以及在包括所述第二导电层图案的第一绝缘层上形成第二绝缘层。
16.根据权利要求15所述的方法，还包括在形成所述第二绝缘层之前执行硅化工艺， 以将所述第二导电层图案的上部变成金属硅化物层。
17.根据权利要求11所述的方法，其中所述第二导电层包括多晶硅。
18.根据权利要求11所述的方法，还包括在包括所述选择线的第一层间电介质层之上形成第二层间电介质层；刻蚀所述第二层间电介质层以露出所述选择线；以及通过用与所述第二导电层图案的材料相比具有更低电阻的材料填充所述第二层间电介质层的刻蚀部分，形成耦合到所述选择线的辅助线。
19.根据权利要求18所述的方法，其中所述辅助线包括金属。
20.根据权利要求18所述的方法，其中所述辅助线包括钨(W)、钴(Co)或镍(Ni)或由金属硅化物层形成。
21.根据权利要求11所述的方法，其中所述选择线包括金属。
22.根据权利要求11所述的方法，其中所述选择线包括钨(W)、钴(Co)或镍(Ni)或由金属硅化物层形成。
23.根据权利要求11所述的方法，还包括在形成所述第一导电层图案和所述第二导电层图案之后，通过将杂质离子注入到所述半导体衬底中形成所述选择晶体管的结。
24.根据权利要求23所述的方法，其中当刻蚀所述第一层间电介质层和所述电介质层时露出所述结，以及当形成所述选择线时，与所述选择线同时地形成耦合到所述结的公共源极线。
全文摘要
本发明公开了非易失性存储器件及其制造方法。半导体存储器件包括栅极绝缘层，形成在半导体衬底之上；用于选择晶体管和存储器单元的第一导电层图案，形成在栅极绝缘层上；电介质层，形成在第一导电层图案上；第二导电层图案，形成在用于存储器单元的第一导电层图案之上的电介质层上；以及选择线，由电阻比第二导电层图案更低的材料制成并且耦合到用于选择晶体管的第一导电层图案。
文档编号H01L27/115GK102446921SQ201110296948
公开日2012年5月9日 申请日期2011年10月8日 优先权日2010年10月6日
发明者金眞求 申请人:海力士半导体有限公司