专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术：
在现有技术中，双鳍型场效应晶体管的结构通常如下在半导体衬底上具有突出的两个半导体鳍片(用于制作沟道)，在该两个半导体鳍片的两端共同接有ー对源/漏区，在两个半导体鳍片相背离的外侧侧壁上分別形成各自的栅极。尽管双鳍型场效应晶体管具有两个半导体鳍片，而且每个半导体鳍片上具有各自的栅极，但是由于两个半导体鳍片共用同一对源/漏区，所以在对双鳍型场效应晶体管进行控制的过程中，仍然无法将其看作是两个独立的半导体器件，因此，希望在双鳍型场效应晶体管中可以形成两个真正独立 的半导体器件，便于灵活地对其分别进行控制。此外，双鳍型场效应晶体管的栅极位于两个半导体鳍片相背离的外侧侧壁上，而两个半导体鳍片之间的区域被暴露出来，所以，希望可以对两个半导体鳍片之间的区域进行处理，以进ー步提高双鳍型场效应晶体管的性能。
发明内容
本发明提供了一种半导体结构及其制造方法，可以形成两个独立的半导体器件，以及通过在该两个独立的半导体器件之间形成应カ介电层以向沟道施加应力，从而提高半导体器件的性能。根据本发明的ー个方面，提供了一种半导体结构的制造方法，该方法的步骤包括a)提供衬底，在该衬底上形成并行的第一半导体鳍片和第二半导体鳍片，以及用于形成源/漏区的第一源/漏结构和第二源/漏结构，其中，所述第一源/漏结构和第二源/漏结构分别与所述第一半导体鳍片和第二半导体鳍片的两端相连接；b)在位于所述第一半导体鳍片和第二半导体鳍片相背离的外侧侧壁上分別形成第一栅堆叠和第二栅堆叠，以及在所述第一源/漏结构和第二源/漏结构中分别形成第一源/漏区和第二源/漏区；c)在所述第一半导体鳍片和第二半导体鳍片之间形成介电层。根据本发明的另ー个方面，还提供了一种半导体结构的制造方法，该方法的步骤包括a)提供衬底，在该衬底上形成半导体基体、以及分别与该半导体基体的两端相连接的源/漏结构；b)在所述半导体基体相対的两个侧壁上分別形成第一栅堆叠和第二栅堆叠、以及在所述源/漏结构中形成源/漏区；c)去除所述半导体基体的中间部分，形成并行的第一半导体鳍片和第二半导体鳍片；
d)分割所述源/漏结构，形成第一源/漏结构和第二源/漏结构，其中，所述第一源/漏结构和第二源/漏结构分别与所述第一半导体鳍片和第二半导体鳍片的两端相连接;e)在所述第一半导体鳍片和第二半导体鳍片之间形成介电层。根据本发明的又ー个方面，还提供了一种半导体结构的制造方法，该方法的步骤包括a)提供衬底，在该衬底上形成半导体基体、以及分别与该半导体基体的两端相连接的源/漏结构；b)在所述半导体基体相対的两个侧壁上分別形成第一栅堆叠和第二栅堆叠、以及在所述源/漏结构中形成源/漏区；c)去除所述半导体基体的中间部分，形成并行的第一半导体鳍片和第二半导体鳍片;d)在所述第一半导体鳍片和第二半导体鳍片之间形成介电层；e)分割所述源/漏结构，形成第一源/漏结构和第二源/漏结构，其中，所述第一源/漏结构和第二源/漏结 构分别与所述第一半导体鳍片和第二半导体鳍片的两端相连接。根据本发明的又ー个方面，还提供了一种半导体结构，该半导体结构包括衬底，包括半导体层以及位于该半导体层之上的绝缘层；第一半导体鳍片和第二半导体鳍片，并行地位于所述衬底之上；第一源/漏区和第二源/漏区，该第一源/漏区位干与所述第一半导体鳍片的两端相连接的第一源/漏结构中，该第二源/漏区位干与所述第二半导体鳍片的两端相连接第二源/漏结构中；第一栅堆叠和第二栅堆叠，分别位于所述第一半导体鳍片和第二半导体鳍片相背离的外侧侧壁上；其中，在所述第一半导体鳍片和第二半导体鳍片之间存在介电层。与现有技术相比，本发明的优点如下(I)形成了两个独立的半导体器件，即，两个半导体鳍片具有各自的源/漏区、以及各自的栅极，如此ー来，便于施加不同的源/漏电压对该两个独立的半导体器件进行控制；(2)双鳍型场效应晶体管的栅极位于两个半导体鳍片相背离的外侧侧壁上，而两个半导体鳍片之间的区域存在介电层，所以可以对两个半导体鳍片之间的区域进行处理，以进ー步提高双鳍型场效应晶体管的性能。
通过阅读參照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。图1为根据本发明ー个实施例的半导体结构制造方法的流程图；图2至图5为按照图1所示流程制造半导体结构的各个阶段的立体示意图；图6为根据本发明另一个实施例的半导体结构制造方法的流程图；以及
图7至图12为按照图6所示流程制造半导体结构的各个阶段的立体示意图。附图中相同或相似的附图标记代表相同或相似的部件。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过參考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复參考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的エ艺和材料的例子，但是本领域普通技术人员可以意识到其他エ艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触，本文内所述的各种结构之间的相互关系包含由于エ艺或制程的需要所作的必要的延展，如，术语“垂直”意指两平面之间的夹角与90°之差在エ艺或制程允许的范围内。根据本发明的ー个方面，提供了一种半导体结构的制造方法，如图1所示。下面，将结合图2至图5通过本发明的一个实施例对图1中形成半导体结构的方法进行具体地描述。
首先，执行步骤S101，提供衬底，在该衬底上形成并行的第一半导体鳍片310和第ニ半导体鳍片320，以及用于形成源/漏区的第一源/漏结构311、312和第二源/漏结构321、322，其中，所述第一源/漏结构311、312和第二源/漏结构321、322分别与所述第一半导体鳍片310和第二半导体鳍片320的两端相连接。具体地，如图2所示，提供衬底，所述衬底可以为绝缘体上半导体(Semiconductor-On-1nsulator, SOI)衬底，也可以为半导体衬底。下文中将以SOI衬底为例对本发明进行说明。SOI衬底包括第一半导体层100、位于该第一半导体层100之上的绝缘层200、以及位于该绝缘层200之上的第二半导体层300。其中，所述第一半导体层100为单晶硅，在其它实施例中，所述第一半导体层100还可以包括其他基本半导体，例如锗。或者，所述第一半导体层100还可以包括化合物半导体，例如，碳化硅、神化镓、神化铟或者磷化铟。典型地，所述第一半导体层100的厚度可以约为但不限于几百微米，例如从0. 5mm-1. 5mm的厚度范围。所述绝缘层200可以为ニ氧化硅、氮化硅或者其他任何适当的绝缘材料，典型地，所述绝缘层200的厚度范围为200nm-300nm。所述第二半导体层300可以为所述第一半导体层100包括的半导体中的任何一种。在本实施例中，所述第二半导体层300为单晶硅。在其它实施例中，所述第二半导体层300还可以包括其他基本半导体或化合物半导体。所述第二半导体层300的厚度范围为50nm-100nm。优选地，所述第二半导体层300的厚度等于将要在后续步骤中形成的半导体鳍片的高度。在下文中，以第二半导体层300是硅层为例对后续的半导体制造エ艺进行描述。继续參考图2，在所述硅层300上形成图案化的掩膜400，该掩膜400包括并行的两个半导体鳍片图案、以及分别与每个半导体鳍片两端相连接的源/漏区图案，暴露出后续制造エ艺中所述硅层300待去除的区域，其中，所述掩膜400可以是任何常规的掩膜，如利用常规技术容易构图的光致抗蚀剂掩膜或其他类似掩膜；接着，參考图3，构图后，利用如干法刻蚀和/或湿法刻蚀等エ艺去除所述硅层300暴露的部分，以形成并行的第一半导体鳍片310和第二半导体鳍片320、以及用于在后续エ艺中形成源/漏区的第一源/漏结构311,312和第二源/漏结构321、322。其中，用于形成沟道的所述第一半导体鳍片310和第ニ半导体鳍片320比较薄，其厚度范围为5nm-40nm，其高度的范围为50nm_100nm，以第一半导体鳍片310为例，所述厚度指第一半导体鳍片310的外侧侧壁和内侧侧壁之间的距离，所述高度指第一半导体鳍片310上表面与绝缘层200之间的距离。所述第一源/漏结构311、312和第二源/漏结构321、322分别与所述第一半导体鳍片310和第二半导体鳍片320的两端相连接，且其厚度厚于所述第一半导体鳍片310和第二半导体鳍片320。去除保留在所述第一半导体鳍片310、第二半导体鳍片320、第一源/漏结构311、312以及第二源/漏结构321、322上表面的掩膜400。接着，执行步骤S102，在位于所述第一半导体鳍片310和第二半导体鳍片320相背离的外侧侧壁上分別形成第一栅堆叠和第二栅堆叠，以及在所述第一源/漏结构311、312和第二源/漏结构321、322中分别形成第一源/漏区和第二源/漏区。具体地，如图4所示，依次沉积栅介质材料和栅极材料覆盖整个半导体结构，接着，平坦化所述栅极材料和栅介质材料直至暴露所述第一半导体鳍片310和第二半导体鳍片320的上表面。其中，所述栅介质材料可以选用铪基材料，如Hf02、HfSi0、HfSi0N、HfTa0、HfTiO, HfZrO中的一种或其任意组合`，或者，氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其任意组合，及其与铪基材料的组合，其厚度可以为2nm-3nm,如2. 5nm。所述栅极材料可以为多晶娃，也可以为金属，或者是金属和多晶娃。然后，在栅极材料上形成第一栅堆叠和第二栅堆叠图案的掩膜，并刻蚀栅极材料和栅介质材料，从而形成第一栅堆叠和第ニ栅堆叠，其中，所述第一栅堆叠位于所述第一半导体鳍片310的外侧侧壁上、并沿垂直于所述第一半导体鳍片310的方向向外延伸，所述第二栅堆叠位于所述第二半导体鳍片320的外侧侧壁上、并沿垂直于所述第二半导体鳍片320的方向向外延伸。所述第一栅堆叠包括第一栅极501、以及位于该第一栅极501和第一半导体鳍片310之间的栅介质层500，所述第二栅堆叠包括第二栅极502、以及位于该第二栅极502和第二半导体鳍片320之间的栅介质层500。最后，去除所述掩膜。在本实施例中，所述栅介质层500为单层结构，在其它实施例中，所述栅介质层500也可以是多层结构。接着，形成第一源/漏区和第二源/漏区，其过程如下对暴露的所述第一源/漏结构311、312和第二源/漏结构321、322进行离子注入，注入P型或N型掺杂物或杂质，在所述第一源/漏结构311、312中形成第一源/漏区，以及在所述第二源/漏结构321、322中形成第二源/漏区。对于PMOS来说，第一源/漏区和第二源/漏区可以是P型掺杂；对于NMOS来说，第一源/漏区和第二源/漏区可以是N型掺杂。第一源/漏区和第二源/漏区形成后，对所述半导体结构进行退火，以激活第一源/漏区和第二源/漏区中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。在其它实施例中，也可以先形成第一源/漏区和第二源/漏区，再形成第一栅堆叠和
第二栅堆叠。最后，执行步骤S 103，在所述第一半导体鳍片310和第二半导体鳍片320之间形成介电层600，优选地，该介电层600具有应カ。具体地，如图5所示，沉积绝缘材料(未示出)覆盖整个半导体结构，并进行平坦化处理至第一半导体鳍片310和第二半导体鳍片320的顶部露出。然后在所述绝缘材料上形成掩膜，暴露所述第一半导体鳍片310和第二半导体鳍片320之间的绝缘材料；接着，去除所述第一半导体鳍片310和第二半导体鳍片320之间的绝缘材料从而形成凹槽；然后利用例如等离子体增强化学气相沉积法(PECVD)等方式在所述第一半导体鳍片310和第二半导体鳍片320之间填充具有应カ的介电材料；平坦化所述介电材料直至所述第一半导体鳍片310和第二半导体鳍片320的上表面露出，形成应カ介电层600。在其他实施例中，形成介电层600还可以參照如下步骤沉积具有应カ的介电材料覆盖整个半导体结构，接着，平坦化所述介电材料直至所述第一半导体鳍片310和第二半导体鳍片320的上表面露出，从而在所述第一半导体鳍片310和第二半导体鳍片320之间形成应カ介电层600。其中，根据半导体结构类型的不同，填充具有不同应カ的介电材料，在本实施例中，当所述半导体结构为PMOS吋，所述介电材料为压缩性氮化物，可以向沟道施加压应カ，从而提高沟道中空穴的迁移率；当所述半导体结构为NM0S，所述介电材料为拉伸性氮化物(通过控制氮化物中含氢量的高 低，可以形成产生不同应カ的氮化物，其中，含氢量低的氮化物具有拉伸性，含氢量高的氮化物具有压缩性)，可以向沟道施加拉应カ，从而提高沟道中电子的迁移率。在其他实施例中，所述介电材料还可以是其他可以产生压应カ或拉应カ的电介质材料，在此不再列举。根据本发明的另ー个方面，还提供了一种半导体结构的制造方法，如图6所示。下面将结合图7至图12通过本发明的一个实施例对图6中形成半导体结构的方法进行具体地描述。其中，对本实施例中半导体结构各部分的结构组成、材料及制造エ艺等均可与前述半导体结构制造方法实施例中描述的相同，不再赘述。首先，执行步骤S201，提供衬底，在该衬底上形成半导体基体301、以及分别与该半导体基体301的两端相连接的源/漏结构302、303。具体地，如图7所示，提供SOI衬底，该SOI衬底包括第一半导体层100、位于该第一半导体层100之上的绝缘层200、以及位于该绝缘层200之上的第二半导体层300 (下文将以第二半导体层300是硅层为例对后续的半导体制造エ艺进行描述)。在所述硅层300上形成图案化的掩膜400，暴露出后续制造エ艺中所述硅层300待去除的区域；接着，如图8所示，利用如干法刻蚀和/或湿法刻蚀等エ艺去除所述硅层300暴露的部分，以形成半导体基体301、以及用于在后续エ艺中形成源/漏区的源/漏结构302、303，其中，所述半导体基体301的厚度(即所述半导体基体301两个侧壁之间的距离)大于后续需要形成的两个半导体鳍片的厚度，所述源/漏结构302、303分别与所述半导体基体301的两端相连接；去除保所述掩膜400。接着，执行步骤S202，在所述半导体基体301相対的两个侧壁上分別形成第一栅堆叠和第二栅堆叠、以及在所述源/漏结构302、303中形成源/漏区。具体地，如图9所示，依次沉积栅介质材料和栅极材料覆盖整个半导体结构；接着，平坦化所述栅极材料和栅介质材料直至暴露所述半导体基体301的上表面；然后，形成第一栅堆叠和第二栅堆叠图案的掩膜，刻蚀栅极材料和栅介质材料，从而形成第一栅堆叠和第二栅堆叠，其中，所述第一栅堆叠和第二栅堆叠分别位于所述半导体基体301两侧的侧壁上、并沿垂直于所述半导体基体301的方向向外延伸。所述第一栅堆叠包括第一栅极501、以及位于该第一栅极501和半导体基体301之间的栅介质层500，所述第二栅堆叠包括第二栅极502、以及位于该第二栅极502和半导体基体301之间的栅介质层500。最后，去除所述掩膜。接着，对暴露的所述源/漏结构302、303进行离子注入，注入P型或N型掺杂物或杂质，在所述源/漏结构302、303中形成源/漏区。对于PMOS来说，源/漏区可以是P型掺杂；对于NMOS来说，源/漏区可以是N型掺杂。源/漏区形成后，对所述半导体结构进行退火，以激活源/漏区中的掺杂。然后，执行步骤S203，去除所述半导体基体301的中间部分，形成并行的第一半导体鳍片310和第二半导体鳍片320。
具体地,如图10所示,形成掩膜(未示出)，仅暴露所述半导体基体301的中间部分，与所述第一栅堆叠和第二栅堆叠相连接的部分所述半导体基体301被掩膜覆盖；接着，以绝缘层200为停止层对所述半导体基体301进行刻蚀，去除其中间部分暴露的区域，在所述源/漏结构302、303之间形成凹槽330 ;最后，去除所述掩膜。与所述第一栅堆叠和第二栅堆叠相连接的、未被刻蚀的所述半导体基体301，形成了并行的第一半导体鳍片310和第ニ半导体鳍片320。接着，执行步骤S204，分割所述源/漏结构302、303，形成第一源/漏结构311、312和第二源/漏结构321、322，其中，所述第一源/漏结构311、312和第二源/漏结构321、322分别与所述第一半导体鳍片310和第二半导体鳍片320的两端相连接。具体地，如图11所示，形成掩膜(未示出)，暴露所述源/漏结构302、303的中间区域；然后，通过刻蚀等方式将暴露的中间区域去除，从而将所述源/漏结构302、303分割成为相互分离的两个部分，即，与所述第一半导体鳍片310两端相连接的第一源/漏结构
311、312，以及与所述第二半导体鳍片320两端相连接第二源/漏结构321、322。在本发明的其他实施例中，上述步骤S203和S204可以同时进行，即将半导体基体301分离时，同时形成第一半导体鳍片310、第二半导体鳍片320，以及与所述第一半导体鳍片310两端相连接的第一源/漏结构311、312，以及与所述第二半导体鳍片320两端相连接第二源/漏结构321、322。如果采用这个实施例，那么上述步骤S203和S204只需采用一次掩膜。最后,执行步骤S205,在所述第一半导体鳍片310和第二半导体鳍片320之间形成介电层600。具体地，如图12所示，可以沉积绝缘材料(未示出)覆盖整个半导体结构，并进行平坦化处理至所述第一半导体鳍片310和第二半导体鳍片320的顶部露出。然后并在所述绝缘材料上形成掩膜，暴露所述第一半导体鳍片310和第二半导体鳍片320之间的绝缘材料；接着，去除所述第一半导体鳍片310和第二半导体鳍片320之间的绝缘材料；然后利用例如PECVD等方式在所述第一半导体鳍片310和第二半导体鳍片320之间填充具有应力的介电材料；平坦化所述介电材料直至暴露所述第一半导体鳍片310和第二半导体鳍片320的上表面，形成应カ介电层600。在其他实施例中，还可以采用如下步骤形成应カ介电层600 :沉积具有应カ的介电材料覆盖整个半导体结构，接着，平坦化所述介电材料直至所述第一半导体鳍片310和第二半导体鳍片320的上表面露出，从而在所述第一半导体鳍片310和第二半导体鳍片320之间形成应カ介电层600。需要说明的是，所述步骤S204和S205的顺序可以调换，即形成并行的第一半导体鳍片310和第二半导体鳍片320后，先在所述第一半导体鳍片310和第二半导体鳍片320之间形成介电层600，然后再分割所述源/漏结构，形成第一源/漏结构和第二源/漏结构。执行上述两种半导体结构的制造方法后，均可形成两个独立的半导体器件，S卩，两个半导体鳍片具有各自的源/漏区、以及各自的栅极，如此ー来，便于施加不同的源/漏电压对该两个独立的半导体器件进行控制；此外，由于应カ介电层的存在，可以向半导体结构的沟道施加压应カ或者拉应力，从而提高沟道中空穴或者电子的迁移率，进而提高半导体结构的性能；最后，与在单个半导体器件中形成应カ介电层相比，由于本发明中的应カ介电层位于两个半导体器件之间，所以两个半导体器件可以有效地防止该应カ介电层弛豫，从而使得该应カ介电层可以产生更好的应カ效果，进而使半导体结构具有更好的性能。相应地，本发明还提供了一种半导体结构，该半导体结构包括衬底，包括半导体层100以及位于该半导体层100之上的绝缘层200 ;第一半导体鳍片310和第二半导体鳍片320，并行地位于所述衬底之上；第一源/漏区和第二源/漏区，该第一源/漏区位干与所述第一半导体鳍片310的两端相连接的第一源/漏结构311、312中，该第二源/漏区位干与所述第二半导体鳍片320的两端相连接第二源/漏结构321、322中；第一栅堆叠和第ニ栅堆叠，分别位于所述第一半导体鳍片310和第二半导体鳍片320相背离的外侧侧壁上；其中，所述所述第一半导体鳍片310和第二半导体鳍片320具有介电层600。具体地，所述衬底包括半导体层100以及位于该半导体层100之上的绝缘层200，其中，所述半导体层100为单晶硅，在其它实施例中，所述半导体层100还可以包括其他基本半导体，例如锗。或者，所述半导体层100还可以包括化合物半导体，例如，碳化硅、神化镓、神化铟或者磷化铟。典型地，所述半导体层100的厚度可以约为但不限于几百微米，例如从0. 5mm-l. 5mm的厚度范围。所述绝缘层200可以为ニ氧化硅、氮化硅或者其他任何适当的绝缘材料，典型地，所述绝缘层200的厚度范围为200nm-300nm。所述第一半导体鳍片310和第二半导体鳍片320并行地位于所述衬底之上，用于形成沟道，其厚度比较薄，其厚度范围为5nm-40nm，其高度的范围为50nm_100nm，以第一半导体鳍片310为例，所述厚度指第一半导体鳍片310的外侧侧壁和内侧侧壁之间的距离，所述高度指第一半导体鳍片310上表面与绝缘层200之间的距离。在本实施例中，所述第一半导体鳍片310和第二半导体鳍片320的材料为单晶硅。在其它实施例中，所述第一半导体鳍片310和/或第二半导体鳍片320还可以包括其他基本半导体或者化合物半导体。
所述第一栅堆叠和第二栅堆叠，分别位于所述两个半导体鳍片背离的外侧侧壁的中间区域上，即，所述第一栅堆叠位于所述第一半导体鳍片310外侧侧壁的中间区域上、并沿垂直于所述第一半导体鳍片310外侧侧壁的方向向外延伸，所述第二栅堆叠位于所述第ニ半导体鳍片320外侧侧壁的中间区域上、并沿垂直于所述第二半导体鳍片320外侧侧壁的方向向外延伸。所述第一栅堆叠包括第一栅极501、以及位于该第一栅极501和第一半导体鳍片310之间的栅介质层500，所述第二栅堆叠包括第二栅极502、以及位于该第二栅极502和第二半导体鳍片320之间的栅介质层500。其中，所述第一栅极501和/或第二栅极502的材料可以多晶硅，也可以为金属。所述栅介质层500的材料可以选用铪基材料，如HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO中的一种或其任意组合，或者，氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其任意组合，及其与铪基材料的组合，其厚度可以为2nm-3nm,如2. 5nm。所述栅介质层500可以是单层结构,也可以是多层结构。所述第一源/漏结构311、312和第二源/漏结构321、322，分别与所述第一半导体鳍片310和第二半导体鳍片320的两端相连接，且其厚度厚于所述第一半导体鳍片310和第二半导体鳍片320。与所述第一半导体鳍片310两端相连接的为第一源/漏结构311、312，与所述第二半导体鳍片320两端相连接的为第二源/漏结构321、322。所述第一源/漏区和第二源/漏区分别位于所述第一源/漏结构311、312和第二源/漏结构321、322中。优选地，所述介电层600具有应力。在本实施例中，当所述半导体结构为PMOS时，所述介电层600的材料为压缩性氮化物，可以向沟道施加压应力，从而提高沟道中空穴的迁移率；当所述半导体结构为NM0S，所述介电层600的材料为拉伸性氮化物，可以向沟道施加拉应力，从而提高沟道中电子的迁移率。在其他实施例中，所述介电层600的材料还可以是其他可以产生压应カ或拉应カ的电介质材料，在此不再一一列挙。 本发明所提供的半导体结构包括两个独立的半导体器件，S卩，两个半导体鳍片具有各自的源/漏区、以及各自的栅极，如此ー来，便于施加不同的源/漏电压对该两个独立的半导体器件进行控制；此外，由于应カ介电层的存在，可以向半导体结构的沟道施加压应カ或者拉应カ，从而提闻沟道中空穴或者电子的迁移率，进而提闻半导体结构的性能；最后，与在单个半导体器件中形成应カ介电层相比，由于本发明中的应カ介电层位于两个半导体器件之间，所以两个半导体器件可以有效地防止该应カ介电层弛豫，从而使得该应カ介电层可以产生更好的应カ效果，进而使半导体结构具有更好的性能。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，エ艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的エ艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的エ艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求g在将这些エ艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体结构，该半导体结构包括衬底，包括半导体层(100)以及位于该半导体层(100)之上的绝缘层(200)；第一半导体鳍片(310)和第二半导体鳍片(320)，并行地位于所述衬底之上；第一源/漏区和第二源/漏区，该第一源/漏区位于与所述第一半导体鳍片(310)的两端相连接的第一源/漏结构(311、312)中，该第二源/漏区位于与所述第二半导体鳍片 (320)的两端相连接第二源/漏结构(321、322)中；第一栅堆叠和第二栅堆叠，分别位于所述第一半导体鳍片(310)和第二半导体鳍片 (320)相背离的外侧侧壁上；其中，在所述第一半导体鳍片(310)和第二半导体鳍片(320)之间存在介电层￠00)。
2.根据权利要求1所述的半导体结构，其中，所述介电层(600)具有应力。
3.根据权利要求2所述的半导体结构，其中所述介电层￠00)的材料包括压缩性氮化物或拉伸性氮化物中的一种。
4.一种半导体结构的制造方法，该方法的步骤包括a)提供衬底，在该衬底上形成并行的第一半导体鳍片(310)和第二半导体鳍片(320)， 以及用于形成源/漏区的第一源/漏结构(311、312)和第二源/漏结构(321、322)，其中， 所述第一源/漏结构(311、312)和第二源/漏结构(321、322)分别与所述第一半导体鳍片 (310)和第二半导体鳍片(320)的两端相连接；b)在位于所述第一半导体鳍片(310)和第二半导体鳍片(320)相背离的外侧侧壁上分别形成第一栅堆叠和第二栅堆叠，以及在所述第一源/漏结构(311、312)和第二源/漏结构(321、322)中分别形成第一源/漏区和第二源/漏区；c)在所述第一半导体鳍片(310)和第二半导体鳍片(320)之间形成介电层￠00)。
5.根据权利要求4所述的制造方法，其中，所述介电层(600)具有应力。
6.根据权利要求5所述的制造方法，其中，所述步骤c)包括沉积绝缘材料覆盖所述半导体结构；进行平坦化处理至所述第一半导体鳍片(310)和第二半导体鳍片(320)的顶部露出； 在所述绝缘材料上形成掩膜，暴露所述第一半导体鳍片(310)和第二半导体鳍片 (320)之间的绝缘材料；去除所述第一半导体鳍片(310)和第二半导体鳍片(320)之间的绝缘材料从而形成凹槽；在所述凹槽内填充具有应力的介电材料；以及平坦化所述介电材料直至所述第一半导体鳍片(310)和第二半导体鳍片(320)的上表面露出，形成应力介电层￠00)。
7.根据权利要求5所述的制造方法，其中，所述步骤c)包括沉积具有应力的介电材料覆盖所述半导体结构；平坦化所述介电材料直至所述第一半导体鳍片(310)和第二半导体鳍片(320)的上表面露出，形成应力介电层￠00)。
8.根据权利要求5至7之一所述的制造方法，其中所述介电层￠00)的材料包括压缩性氮化物或拉伸性氮化物中的一种。
9.根据权利要求4至7之一所述的制造方法，其中，所述步骤a)包括提供SOI衬底，该SOI衬底包括第一半导体层(100)、位于该第一半导体层(100)之上的绝缘层(200)、以及位于该绝缘层(200)之上的第二半导体层(300)；在所述第二半导体层(300)上形成图案化的掩膜(400)，该掩膜(400)包括并行的两个半导体鳍片图案、以及分别与每个半导体鳍片两端相连接的源/漏区图案；以及去除所述第二半导体层(300)上未被所述掩膜(400)覆盖的区域，形成并行的第一半导体鳍片(310)和第二半导体鳍片(320)，以及分别与所述第一半导体鳍片(310)和第二半导体鳍片(320)两端相连接的第一源/漏结构(311、312)和第二源/漏结构(321、322)。
10.根据权利要求4至7之一所述的制造方法，其中，所述在位于所述第一半导体鳍片和第二半导体鳍片相背离的外侧侧壁上分别形成第一栅堆叠和第二栅堆叠的步骤包括依次沉积栅介质材料和栅极材料覆盖所述半导体结构；平坦化所述栅极材料和栅介质材料直至暴露所述第一半导体鳍片(310)和第二半导体鳍片(320)的上表面；在所述栅极材料表面形成栅堆叠图案的掩膜；刻蚀所述栅极材料和栅介质材料以形成栅堆叠；去除所述掩膜。
11.一种半导体结构的制造方法，该方法的步骤包括a)提供衬底，在该衬底上形成半导体基体(301)、以及分别与该半导体基体(301)的两端相连接的源/漏结构(302,303)；b)在所述半导体基体(301)相对的两个侧壁上分别形成第一栅堆叠和第二栅堆叠、以及在所述源/漏结构(302、303)中形成源/漏区；c)去除所述半导体基体(301)的中间部分，形成并行的第一半导体鳍片(310)和第二半导体鳍片(320)；d)分割所述源/漏结构(302、303)，形成第一源/漏结构(311、312)和第二源/漏结构(321、322)，其中，所述第一源/漏结构(311、312)和第二源/漏结构(321、322)分别与所述第一半导体鳍片(310)和第二半导体鳍片(320)的两端相连接；e)在所述第一半导体鳍片(310)和第二半导体鳍片(320)之间形成介电层￠00)。
12.根据权利要求11所述的制造方法，其中，所述介电层(600)具有应力。
13.根据权利要求12所述的制造方法，其中所述介电层￠00)的材料包括压缩性氮化物或拉伸性氮化物中的一种。
14.根据权利要求11或12所述的制造方法，其中，所述步骤c)包括形成掩膜，暴露所述半导体基体(301)的中间区域；以及刻蚀所述半导体基体(301)的中间区域，形成与所述第一栅堆叠和第二栅堆叠分别连接的第一半导体鳍片(310)和第二半导体鳍片(320)。
15.根据权利要求11或12所述的制造方法，其中，所述步骤d)包括形成掩膜，暴露所述源/漏结构(302、303)的中间区域；以及刻蚀所述源/漏结构(302、303)的中间区域，形成与所述第一半导体鳍片(310)两端相连接的第一源/漏结构(311、312)，以及与所述第二半导体鳍片(320)两端相连接第二源 / 漏结构(321、322)。
16.一种半导体结构的制造方法，该方法的步骤包括a)提供衬底，在该衬底上形成半导体基体(301)、以及分别与该半导体基体(301)的两端相连接的源/漏结构(302,303)；b)在所述半导体基体(301)相对的两个侧壁上分别形成第一栅堆叠和第二栅堆叠、以及在所述源/漏结构(302、303)中形成源/漏区；c)去除所述半导体基体(301)的中间部分，形成并行的第一半导体鳍片(310)和第二半导体鳍片(320)；d)在所述第一半导体鳍片(310)和第二半导体鳍片(320)之间形成介电层(600)；e)分割所述源/漏结构(302、303)，形成第一源/漏结构(311、312)和第二源/漏结构(321、322)，其中，所述第一源/漏结构(311、312)和第二源/漏结构(321、322)分别与所述第一半导体鳍片(310)和第二半导体鳍片(320)的两端相连接。
17.根据权利要求16所述的制造方法，其中，所述介电层(600)具有应力。
18.根据权利要求17所述的制造方法，其中所述介电层￠00)的材料包括压缩性氮化物或拉伸性氮化物中的一种。
19.根据权利要求16或17所述的制造方法，其中，所述步骤c)包括形成掩膜，暴露所述半导体基体(301)的中间区域；以及刻蚀所述半导体基体(301)的中间区域，形成与所述第一栅堆叠和第二栅堆叠分别连接的第一半导体鳍片(310)和第二半导体鳍片(320)。
20.根据权利要求16或17所述的制造方法，其中，所述步骤e)包括形成掩膜，暴露所述源/漏结构(302、303)的中间区域；以及刻蚀所述源/漏结构(302、303)的中间区域，形成与所述第一半导体鳍片(310)两端相连接的第一源/漏结构(311、312)，以及与所述第二半导体鳍片(320)两端相连接第二源 / 漏结构(321、322)。
全文摘要
本发明提供了一种半导体结构，包括衬底，包括半导体层以及位于该半导体层之上的绝缘层；第一半导体鳍片和第二半导体鳍片，并行地位于所述衬底之上；第一源/漏区和第二源/漏区，该第一源/漏区位于与所述第一半导体鳍片的两端相连接的第一源/漏结构中，该第二源/漏区位于与所述第二半导体鳍片的两端相连接第二源/漏结构中；第一栅堆叠和第二栅堆叠，分别位于所述第一半导体鳍片和第二半导体鳍片相背离的外侧侧壁上；其中，在所述第一半导体鳍片和第二半导体鳍片之间存在介电层。本发明形成了两个独立的半导体器件，便于施加不同的源/漏电压进行控制。相应地，本发明还提供了一种半导体结构的制造方法。
文档编号H01L29/78GK103035708SQ20111029762
公开日2013年4月10日 申请日期2011年9月30日 优先权日2011年9月30日
发明者朱慧珑, 尹海洲, 骆志炯 申请人:中国科学院微电子研究所, 北京北方微电子基地设备工艺研究中心有限责任公司