专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术：
在半导体技术中，围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构。当前，立体型器件结构已出现双鳍型半导体结构，S卩，在半导体衬底上形成两个并行的半导体鳍片，在每个半导体鳍片的两端分别接有各自的源/漏区，每个半导体鳍片的外侧侧壁存在各自的前栅，以及两个半导体鳍片之间存在用于调节阈值电压的背栅。在半导体工艺中，降低半导体结构的接触电阻是提高半导体结构性能的一种常用方式之一。因此，希望提出一种半导体结构及其制造方法，可以有效地降低双鳍型半导体结构的接触电阻，进而提高双鳍型半导体结构性能。
发明内容
本发明提供了一种半导体结构及其制造方法，通过在双鳍型半导体结构源/漏延伸区的表面形成接触层，有效地减小了双鳍型半导体结构源/漏延伸区的接触电阻，进而提高了双鳍型半导体结构的性能。根据本发明 的一个方面，提供了一种半导体结构的制造方法，该制造方法包括a)提供衬底，在该衬底上形成并行的两个半导体鳍片、以及用于形成源/漏区的源/漏结构，其中，该源/漏结构分别与所述两个半导体鳍片的两端相连接；b)形成栅介质层以覆盖所述衬底、所述两个半导体鳍片以及所述源/漏结构；c)形成相互分离的第一栅极、第二栅极以及第三栅极，其中，所述第一栅极和第二栅极分别位于所述两个半导体鳍片背离的外侧侧壁的中间区域上，所述第三栅极位于所述两个半导体鳍片相邻的内侧侧壁之间；d)在位于所述第一栅极和第二栅极两侧的半导体鳍片中形成源/漏延伸区、以及在所述源/漏结构中形成源/漏区；e)在所述源/漏延伸区的侧表面形成接触层。根据本发明的另一个方面，还提供了一种半导体结构，该半导体结构包括衬底，包括半导体层以及位于该半导体层之上的绝缘层；两个半导体鳍片，并行地位于该衬底之上；第一栅极和第二栅极，分别位于所述两个半导体鳍片背离的外侧侧壁的中间区域上；第三栅极，位于所述两个半导体鳍片相邻的内侧侧壁之间；源/漏区，位于分别与所述两个半导体鳍片两端相连接的源/漏结构内；源/漏延伸区，分别位于所述第一栅极和第二栅极两侧的半导体鳍片内；栅介质层，位于所述第一栅极、第二栅极、第三栅极与所述两个半导体鳍片之间；以及接触层，位于所述源/漏延伸区的侧表面上。与现有技术相比，本发明具有以下优点在双鳍型半导体结构源/漏延伸区的表面形成接触层，有效地减小了双鳍型半导体结构源/漏延伸区的接触电阻，进而提高了双鳍型半导体结构的性能。
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。图1为根据本发明的半导体结构制造方法的流程图；图2 (a)和图2 (b)分别为根据本发明一个实施例的绝缘体上硅衬底的立体示意图以及俯视不意图；图3(a)和图3(b)分别为根据本发明一个实施例的形成并行的半导体鳍片以及源/漏结构的立体示意图以及俯视示意图；图4(a)和图4(b)分别为根据本发明一个实施例的形成栅介质层后的立体示意图以及俯视不意图；图5 (a)和图5 (b)分别为根据本发明一个实施例的形成栅极材料层后的立体示意图以及俯视不意图；图6(a)和图6(b)分别为根据本发明一个实施例的形成栅极后的立体示意图以及俯视不意图；以及
图7 (a)和图7(b)分别为根据本发明一个实施例的在源/漏延伸区表面形成接触层后的立体示意图以及俯视示意图。附图中相同或相似的附图标记代表相同或相似的部件。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触，本文内所述的各种结构之间的相互关系包含由于工艺或制程的需要所作的必要的延展，如，术语“垂直”意指两平面之间的夹角与90°之差在工艺或制程允许的范围内。本发明提供了一种半导体结构的制造方法，如图1所示。下面，将结合图2(a)至图7(b)通过本发明的一个实施例对图1中形成半导体结构的方法进行具体地描述。首先，执行步骤S101，提供衬底，在该衬底上形成并行的两个半导体鳍片、以及用于形成源/漏区的源/漏结构，其中，该源/漏结构分别与所述两个半导体鳍片的两端相连接。具体地，如图2(a)和2(b)所示，提供衬底，所述衬底可以为绝缘体上硅(Silicon-On-1nsulator, SOI)衬底,也可以为体娃结构上结合绝缘埋层和顶层半导体。下文中将以SOI衬底为例对本发明进行说明。SOI衬底包括第一半导体层100、位于该第一半导体层100之上的绝缘层200、以及位于该绝缘层200之上的第二半导体层300。其中，所述第一半导体层100为单晶硅，在其它实施例中，所述第一半导体层100还可以包括其他基本半导体，例如锗。或者，所述第一半导体层100还可以包括化合物半导体，例如，碳化硅、砷化镓、砷化铟或者磷化铟。典型地，所述第一半导体层100的厚度可以约为但不限于几百微米,例如从O. 5mm-1. 5mm的厚度范围。所述绝缘层200可以为二氧化硅、氮化硅或者其他任何适当的绝缘材料，典型地，所述绝缘层200的厚度范围为200nm-300nm。所述第二半导体层300可以为所述第一半导体层100包括的半导体中的任何一种。在本实施例中，所述第二半导体层300为单晶硅。在其它实施例中，所述第二半导体层300还可以包括其他基本半导体或者化合物半导体。所述第二半导体层300的厚度范围为50nm-100nm。优选地，所述第二半导体层300的厚度等于将要在后续步骤中形成的半导体鳍片的高度。在下文中，以第二半导体层300是硅层为例对后续的半导体制造工艺进行描述。 如图3(a)和3(b)所示，在所述硅层300上沉积掩膜(未示出)并对其进行构图，形成半导体鳍片图案以及源/漏区图案，以及暴露出后续制造工艺中所述硅层300待去除的区域，其中，所述掩膜可以是任何常规的掩膜，如利用常规技术容易构图的光致抗蚀剂掩膜或其他类似掩膜；构图后，利用如干法刻蚀和/或湿法刻蚀等工艺去除所述硅层300暴露的部分，以形成并行的两个半导体鳍片(分别为第一半导体鳍片310和第二半导体鳍片320)、以及用于在后续工艺中形成源/漏区的源/漏结构。其中，用于形成沟道的所述第一半导体鳍片310和第二半导体鳍片320比较薄，其厚度范围为5nm-40nm，其高度的范围为50nm-100nm,以第一半导体鳍片310为例,所述厚度指第一半导体鳍片310的外侧侧壁和内侧侧壁之间的距离，所述高度指第一半导体鳍片310上表面与绝缘层200之间的距离。所述源/漏结构分别与所述第一半导体鳍片310和第二半导体鳍片320的两端相连接，且其厚度厚于所述第一半导体鳍片310和第二半导体鳍片320。如图所示，与所述第一半导体鳍片310两端相连接的为第一源/漏结构311、312，与所述第二半导体鳍片320两端相连接的为第二源/漏结构321、322 ;去除保留在所述第一半导体鳍片310、第二半导体鳍片320、第一源/漏结构311、312以及第二源/漏结构321、322上表面的掩膜。接着，执行步骤S102，形成栅介质层400以覆盖所述衬底、所述两个半导体鳍片以及所述源/漏结构。
具体地，如图4(a)和4(b)所示，沉积栅介质材料覆盖整个半导体结构，在所述第一半导体鳍片310、第二半导体鳍片320、第一源/漏结构311、312以及第二源/漏结构321、322的表面形成栅介质层400。其中，所述栅介质材料可以选用铪基材料，如Hf02、HfSiO,HfSiON, HfTaO, HfTiO, HfZrO中的一种或其任意组合，或者，氧化铝、氧化镧、氧化锆、氧化娃或氮氧化娃中的一种或其任意组合，及其与铪基材料的组合，其厚度可以为2nm-3nm,如
2.5nm。在本实施例中，所述栅介质层400为单层结构，在其它实施例中，所述栅介质层400也可以是多层结构。执行步骤S103，形成相互分离的第一栅极501、第二栅极502以及第三栅极503，其中，所述第一栅极501和第二栅极502分别位于所述两个半导体鳍片背离的外侧侧壁的中间区域上，所述第三栅极503位于所述两个半导体鳍片相邻的内侧侧壁之间。具体地，首先，在所述栅介质层400之上沉积栅极材料层500，覆盖所述衬底、第一半导体鳍片310、第二半导体鳍片320、第一源/漏结构311、312以及第二源/漏结构321、322，其中，所述栅极材料层5 00可以为多晶硅，也可以为金属。然后，平坦化所述栅极材料层500，直至暴露所述第一半导体鳍片310、第二半导体鳍片320、第一源/漏结构311、312以及第二源/漏结构321、322的上表面，如图5 (a)、和5 (b)所示，此时，所述栅极材料层500的上表面与所述第一半导体鳍片310、第二半导体鳍片320、第一源/漏结构311、312、第二源/漏结构321、322以及栅介质层400的上表面齐平(本文件内，术语“齐平”意指两者之间的高度差在工艺误差允许的范围内)。接着，沉积掩膜(未示出)覆盖所述第一半导体鳍片310、第二半导体鳍片320、第一源/漏结构311、312、第二源/漏结构321、322、栅介质层400以及栅极材料层500，并对该掩膜进行构图，然后利用该掩膜、以及以绝缘层200为停止层，选择性地刻蚀所述栅极材料层500，部分去除栅极材料层500，如图6 (a)和6 (b)所示，形成相互分离的第一栅极501、第二栅极502以及第三栅极503，其中，所述第一栅极501位于所述第一半导体鳍片310外侧侧壁的中间区域上、并沿垂直于所述第一半导体鳍片310外侧侧壁的方向向外延伸，所述第二栅极502位于所述第二半导体鳍片320外侧侧壁的中间区域上、并沿垂直于所述第二半导体鳍片320外侧侧壁的方向向外延伸。位于所述第一栅极501两侧的第一半导体鳍片310、以及位于所述第二栅极502两侧的第二半导体鳍片320在后续的步骤中将用于形成源/漏延伸区。所述第三栅极503，位于所述第一半导体鳍片310和第二半导体鳍片320相邻的内侧侧壁之间，用于调整半导体结构的阈值电压。最后，去除所述掩膜。对于本发明的其他实施例来说，第一栅极501、第二栅极502和第三栅极503只需要相互隔离开，但形状并不局限于图6(a)所示，例如第三栅极503也可以向两侧延伸，只要与第一栅极501和第二栅极502隔离即可。执行步骤S104，在位于所述第一栅极501和第二栅极502两侧的半导体鳍片中形成源/漏延伸区、以及在所述源/漏结构中形成源/漏区。具体地，首先，形成掩膜层(未示出)，并对其进行构图，暴露出第一源/漏结构311、312和第二源/漏结构321、322，以及第一半导体鳍片310位于所述第一栅极501两侧的区域和第二半导体鳍片320位于所述第二栅极502两侧的区域。接着对暴露的区域进行轻掺杂，注入掺杂浓度较低的P型或N型掺杂物或杂质，以形成源/漏延伸区。对于P型器件，源/漏延伸区的杂质可以是B或In ;对于N型器件，源/漏延伸区的杂质可以是P或As。所述掩膜层在形成源/漏延伸区之后被去除。然后，形成另一掩膜层(未示出)，并对其进行构图，覆盖第一栅极501、第二栅极502、第三栅极503、第一半导体鳍片310以及第二半导体鳍片320，暴露出和所述第一半导体鳍片310两端相连接的第一源/漏结构311、312，以及和所述第二半导体鳍片320两端相连接的第二源/漏结构321、322，接着对所述第一源/漏结构311、312和第二源/漏结构321、322进行重掺杂，注入掺杂浓度较高的P型或N型掺杂物或杂质，以形成源/漏区。对于PMOS来说，源/漏区可以为P型掺杂；对于NMOS来说，源/漏区可以为N型掺杂。源/漏区形成后，去除所述掩膜层。对于本发明的其他实施例，在进行源/漏区或源/漏延伸区的离子掺杂时，如果第一栅极501、第二栅极502和第三栅极503是由多晶硅材料形成的，也可以不利用掩膜而直接进行注入掺杂。对所述半导体结构进行退火，以激活源/漏区以及源/漏延伸区中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。在其它实施例中，也可以先形成源/漏延伸区，再形成源/漏区。最后，执行步骤S105，在所述源/漏延伸区的侧表面形成接触层600。具体地，选择性去除位于源/漏延伸区以及源/漏区侧表面的栅介质层400，保留位于所述第一栅极501、第二栅极502以及第三栅极503与所述两个半导体鳍片之间的栅介质层400 ;形成掩膜层覆盖所述第一栅极501、第二栅极502、第三栅极503、源/漏区的上表面和侧表面，以覆盖所述两个半导体鳍片的上表面，仅暴露所述源/漏延伸区的侧表面；通过倾斜溅镀在所述源/漏延伸区的侧表面形成金属层，由于所述半导体鳍片的厚度较薄，所以，所述金属层不宜太厚， 其厚度优选小于4nm，所述金属层的材料优选包括Co、N1、NiPt中的一种或其任意组合，其中，如果所述金属层的材料为NiPt，则NiPt中Pt的含量优选小于5%。执行退火操作，使所述金属层与所述源/漏延伸区侧表面反应，形成接触层600。在本实施例中，所述接触层600为金属硅化物层600，其包括CoSi2、NiSi或者Ni (Pt) Si2_y中的一种或其任意组合，其厚度小于8nm。最后，去除未反应的所述金属层、以及掩膜层。需要说明的是，当金属层的材料为Co、N1、NiPt (Pt的含量小于5% )中的一种或其任意组合、且其厚度较薄的时候，反应后生成的所述金属硅化物层600具有热稳定性，在高温下(例如850°C)仍可保持较低的电阻，所以即使后续工艺中存在高温处理，所述金属硅化物层600的电阻也不会升高，从而利于防止半导体结构性能的下降。执行了上述步骤后，在双鳍型半导体结构源/漏延伸区的表面形成接触层，可以有效地减小双鳍型半导体结构源/漏延伸区的接触电阻，进而提高双鳍型半导体结构的性能。此外，通过选择沉积金属层的材料以及厚度，可以使反应后的金属硅化物层具有一定的热稳定性，从而防止双鳍型半导体结构在高温处理中性能的下降。相应地，本发明还提供了一种半导体结构，如图7(a)和7(b)所示，该半导体结构包括衬底，包括半导体层100以及位于该半导体层100之上的绝缘层200 ;两个半导体鳍片，并行地位于该衬底之上；第一栅极501和第二栅极502，分别位于所述两个半导体鳍片背离的外侧侧壁的中间区域上；第三栅极503，位于所述两个半导体鳍片相邻的内侧侧壁之间；源/漏区，位于分别与所述两个半导体鳍片两端相连接的源/漏结构内；源/漏延伸区，分别位于所述第一栅极501和第二栅极502两侧的半导体鳍片内；栅介质层400，位于所述第一栅极501、第二栅极502、第三栅极503与所述两个半导体鳍片之间；接触层600，位于所述源/漏延伸区的侧表面上。具体地，所述衬底包括半导体层100以及位于该半导体层100之上的绝缘层200，其中，所述半导体层100为单晶硅，在其它实施例中，所述半导体层100还可以包括其他基本半导体，例如锗。或者，所述半导体层100还可以包括化合物半导体，例如，碳化硅、砷化镓、砷化铟或者磷化铟。典型地，所述半导体层100的厚度可以约为但不限于几百微米，例如从O. 5mm-l. 5mm的厚度范围。所述绝缘层200可以为二氧化硅、氮化硅或者其他任何适当的绝缘材料，典型地，所述绝缘层200的厚度范围为200nm-300nm。所述两个并行的半导体鳍片，即第一半导体鳍片310和第二半导体鳍片320位于所述衬底之上，用于形成沟道，其厚度比较薄，其厚度范围为5nm-40nm，其高度的范围为50nm-100nm,以第一半导体鳍片310为例,所述厚度指第一半导体鳍片310的外侧侧壁和内侧侧壁之间的距离，所述高度指第一半导体鳍片310上表面与绝缘层200之间的距离。在本实施例中，所述第一半导体鳍片310和第二半导体鳍片320的材料为单晶硅。在其它实施例中，所述第一半导体鳍片310和/或第二半导体鳍片320还可以包括其他基本半导体或者化合物半导体。所述第一栅极501和第二栅极502，分别位于所述两个半导体鳍片背离的外侧侧壁的中间区域上，即，所述第一栅极501位于所述第一半导体鳍片310外侧侧壁的中间区域上、并沿垂直于所述第一半导体鳍片310外侧侧壁的方向向外延伸，所述第二栅极502位于所述第二半导体鳍片320外侧侧壁的中间区域上、并沿垂直于所述第二半导体鳍片320外侧侧壁的方向向外延伸。所述第三栅极503，位于所述两个半导体鳍片相邻的内侧侧壁之间。所述第一栅极501、第二栅极502以及第三栅极503之间相互分离。其中，所述第一栅极501、第二栅极502和/或第三栅极503的材料可以为多晶硅，也可以为金属。所述栅介质层400， 位于所述第一栅极501、第二栅极502、第三栅极503与所述两个半导体鳍片之间，即所述第一栅极501与所述第一半导体鳍片310的外侧侧壁之间、所述第二栅极502与所述第二半导体鳍片320的外侧侧壁之间、以及所述第三栅极503与所述第一半导体鳍片310和第二半导体鳍片320的内侧侧壁之间均存在所述栅介质层400，该栅介质层400将所述第一栅极501、第二栅极502、第三栅极503与所述第一半导体鳍片310和第二半导体鳍片320相隔离。其中，所述栅介质层400的材料可以选用铪基材料，如HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO中的一种或其任意组合，或者，氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其任意组合，及其与铪基材料的组合，其厚度可以为2nm-3nm,如2. 5nm。所述栅介质层400可以是单层结构,也可以是多层结构。所述源/漏结构，分别与所述第一半导体鳍片310和第二半导体鳍片320的两端相连接，且其厚度厚于所述第一半导体鳍片310和第二半导体鳍片320。与所述第一半导体鳍片310两端相连接的为第一源/漏结构311、312，与所述第二半导体鳍片320两端相连接的为第二源/漏结构321、322。所述源/漏区分别位于所述第一源/漏结构311、312和第二源/漏结构321、322中。所述源/漏延伸区，分别位于所述第一栅极和第二栅极两侧的半导体鳍片内。所述接触层600，位于所述源/漏延伸区的侧表面上。在本实施例中，所述接触层600为金属硅化物层600，其包括CoSi2、NiSi或者Ni (Pt) Si2_y中的一种或其任意组合，其厚度小于8nm。所述金属娃化物层600具有热稳定性,在高温下(例如850°C )仍可保持较低的电阻，所以即使后续工艺中存在高温处理，所述金属硅化物层600的电阻也不会升高，从而利于防止半导体结构性能的下降。本发明所提供的具有双鳍的半导体结构，其源/漏延伸区的表面具有接触层，可以有效地减小双鳍型半导体结构源/漏延伸区的接触电阻，提高双鳍型半导体结构的性能。此外，所述接触层具有一定的热稳定性，可以防止双鳍型半导体结构在高温处理中性能的下降。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤`包含在其保护范围内。
权利要求
1.一种半导体结构，该半导体结构包括 衬底，包括半导体层(100)以及位于该半导体层(100)之上的绝缘层(200)； 两个半导体鳍片，并行地位于该衬底之上； 第一栅极(501)和第二栅极(502)，分别位于所述两个半导体鳍片背离的外侧侧壁的中间区域上； 第三栅极(503)，位于所述两个半导体鳍片相邻的内侧侧壁之间； 源/漏区，位于分别与所述两个半导体鳍片两端相连接的源/漏结构内； 源/漏延伸区，分别位于所述第一栅极(501)和第二栅极(502)两侧的半导体鳍片内；栅介质层(400)，位于所述第一栅极(501)、第二栅极(502)、第三栅极(503)与所述两个半导体鳍片之间；以及 接触层(600)，位于所述源/漏延伸区的侧表面上。
2.根据权利要求1所述的半导体结构，其中 所述接触层(600)包括CoSi2、NiSi或者Ni(Pt) Si2_y中的一种或其组合。
3.根据权利要求1或2所述的半导体结构，其中 所述接触层(600)的厚度小于8nm。
4.一种半导体结构的制造方法，该方法包括 a)提供衬底，在该衬底上形成并行的两个半导体鳍片、以及用于形成源/漏区的源/漏结构，其中，该源/漏结构分别与所述两个半导体鳍片的两端相连接； b)形成栅介质层(400)以覆盖所述衬底、所述两个半导体鳍片以及所述源/漏结构； c)形成相互分离的第一栅极(501)、第二栅极(502)以及第三栅极(503)，其中，所述第一栅极(501)和第二栅极(502)分别位于所述两个半导体鳍片背离的外侧侧壁的中间区域上，所述第三栅极(503)位于所述两个半导体鳍片相邻的内侧侧壁之间； d)在位于所述第一栅极(501)和第二栅极(502)两侧的半导体鳍片中形成源/漏延伸区、以及在所述源/漏结构中形成源/漏区； e)在所述源/漏延伸区的侧表面形成接触层￠00)。
5.根据权利要求4所述的制造方法，其中，所述步骤e)包括 去除位于所述源/漏延伸区侧表面的栅介质层(400)； 形成掩膜层覆盖所述第一栅极(501)、第二栅极(502)、第三栅极(503)、源/漏区以及两个半导体鳍片，暴露所述源/漏延伸区的侧表面； 通过倾斜溅镀在所述源/漏延伸区的侧表面形成金属层； 执行退火操作，使所述金属层与所述源/漏延伸区侧表面反应，形成接触层￠00);以及 去除掩膜层以及未反应的所述金属层。
6.根据权利要求5所述的制造方法，其中 所述金属层的材料包括Co、N1、NiPt中的一种或其组合。
7.根据权利要求6所述的制造方法，其中 如果所述金属层的材料为NiPt，则NiPt中Pt的含量小于5%。
8.根据权利要求5所述的制造方法，其中 所述金属层的厚度小于4nm。
9.根据权利要求4或5所述的制造方法，其中所述接触层(600)包括CoSi2、NiSi或者Ni (Pt) Si2_y中的一种或其任意组合。
10.根据权利要求4或5所述的制造方法，其中所述接触层(600)的厚度小于8nm。
11.根据权利要求4或5所述的制造方法，其中，所述步骤c)包括沉积栅极材料层(500)覆盖所述衬底、所述两个半导体鳍片以及所述源/漏结构，平坦化该栅极材料层(500)直至暴露所述两个半导体鳍片以及所述源/漏结构；以及部分去除栅极材料层(500)，在所述两个半导体鳍片背离的外侧侧壁上形成第一栅极(501)和第二栅极(502)，在所述两个半导体鳍片相邻的内侧侧壁之间形成第三栅极 (503)，其中，所述第一栅极(501)和第二栅极(502)分别位于所述两个半导体鳍片背离的外侧侧壁的中间区域上。
全文摘要
本发明提供了一种半导体结构，包括衬底，包括半导体层以及位于该半导体层之上的绝缘层；两个半导体鳍片，并行地位于该衬底之上；第一栅极和第二栅极，分别位于所述两个半导体鳍片背离的外侧侧壁的中间区域上；第三栅极，位于所述两个半导体鳍片相邻的内侧侧壁之间；源/漏区，位于分别与所述两个半导体鳍片两端相连接的源/漏结构内；源/漏延伸区，分别位于所述第一栅极和第二栅极两侧的半导体鳍片内；栅介质层，位于所述第一栅极、第二栅极、第三栅极与所述两个半导体鳍片之间；接触层，位于所述源/漏延伸区的侧表面上。本发明还提供了一种半导体结构的制造方法。本发明有效地减小了双鳍型半导体结构源/漏延伸区的接触电阻，提高了性能。
文档编号H01L29/08GK103050524SQ201110306988
公开日2013年4月17日 申请日期2011年10月11日 优先权日2011年10月11日
发明者朱慧珑, 尹海洲, 骆志炯 申请人:中国科学院微电子研究所, 北京北方微电子基地设备工艺研究中心有限责任公司