专利名称：与高压垂直晶体管集成的感测fet的制作方法
技术领域：
本公开涉及半导体器件、器件结构和用来制作高压或功率晶体管器件的工艺。
背景技术：
电流感测场效应晶体管，通常被称作感测fet，在其中精确电流感测可以为控制和过电流保护提供信息的应用中已经被广泛使用许多年。感测场效应晶体管通常构成更大的、主电流运载半导体器件的小部分或晶体管部分。例如，在常规的绝缘栅场效应晶体管 (MOSFET)器件中，感测场效应晶体管可以包括主器件的沟道区的小部分。在操作中，感测场效应晶体管可以采样更大器件的沟道电流的小部分，由此提供流过主晶体管器件的电流的指示。感测场效应晶体管和主器件通常共享公共漏极和栅极，但是均具有单独的源电极。在半导体领域中高电压场效应晶体管(HVFET)已是公知的。很多HVFET采用的器件结构包括延伸漏极区，当器件处于“截止”状态时，该延伸漏极区支持或阻断所施加的高电压(例如几百伏)。在常规的垂直HVFET结构中，半导体材料的台或柱形成用于导通状态中的电流的延伸的漏极或漂移区。在衬底顶部附近、与台的侧壁区域相邻地形成沟槽栅极结构，在台处将本体区设置在延伸漏板区上方。向栅极施加适当的电压电势沿着本体区的垂直侧壁部分形成导电沟道，使得电流可以垂直流过半导体材料，即，从设置源极区的衬底顶表面向下流到设置漏极区的衬底底部。存在的一个问题是被设计用于供常规MOSFET使用的现有技术感测FET通常由于形成隔离沟道和漂移区的柱的深沟槽而不可用于供垂直功率晶体管结构使用。
发明内容
根据本发明的一个实施例，提供一种半导体器件，包括主垂直晶体管，其包括 第一导电类型的衬底；设置在衬底之上的半导体材料柱，所述柱具有宽度和沿第一横向延伸的长度，第一源极区包括设置在所述柱的顸表面处或附近的第一导电类型的一个或多个区域，第二导电类型的本体区被设置在第一源极区下面的柱中，第一导电类型的延伸漏极区被设置在本体区下面的柱中；分别设置在柱的相对侧的第一和第二介电区域，第一介电区域被柱横向包围，并且第二介电区域横向包围所述柱；分别设置在第一和第二介电区域中的第一和第二场板；分别设置在邻近本体区的柱的顶表面处或附近的第一和第二介电区域中的第一和第二栅极元件，所述第一和第二栅极元件通过具有第一厚度的栅极氧化物与本体区分开；感测晶体管，其包括设置在柱的顶表面处或附近的第一导电类型的第二源极区，第二源极区沿第一横向借助延伸到柱的顶表面的本体区的区域与第一源极区分开， 其中感测晶体管用来采样在主垂直晶体管中流动的电流的小部分。根据本发明的一个实施例，提供一种半导体器件，包括主垂直场效应晶体管(FET)；以及感测FET，主垂直FET和感测FET都形成在形成在第一导电类型的衬底上的半导体材料柱上，所述柱具有宽度和沿第一横向延伸的长度，第一和第二介电区域设置在柱的相对侧，第一和第二栅极元件分别设置得邻近在柱本体区的顶表面处或附近的第一和第二介电区域中的柱，主垂直FET和感测FET两者共享形成在衬底之上的柱中的第一导电类型的延伸漏极区，第一和第二栅极元件也通常被主垂直FET和感测FET共享；主垂直FET 进一步包括设置在延伸漏极区上的柱中的第二导电类型的第一本体区；以及设置在柱的顶表面处或附近的第一源极区，所述源极区借助第一本体区与延伸漏极区垂直分开感测 FET进一步包括设置在延伸漏极区上的柱中的第二导电类型的第二本体区；以及设置在柱的顶表面处或附近的第二源极区，所述第二源极区借助第二本体区与延伸漏极区垂直分开，第二源极区与第一源极区沿第一横向分开并且电隔离，其中感测FET用来采样在主垂直FET中流动的电流的小部分。根据本发明的一个实施例，提供一种半导体器件，包括设置成并排关系的多个晶体管段，每个晶体管段包括在第一导电类型的衬底上形成跑道形布局的半导体材料柱， 所述柱具有沿第一横向延伸的长度和宽度，所述柱具有设置在柱的项表面处或附近的源极区、延伸漏极区、以及垂直分开源极和延伸漏极区的第二导电类型的本体区；分别设置在所述柱的相对侧的第一和第二介电区域，第一介电区域被柱横向包围，并且第二介电区域横向包围所述柱；分别设置在邻近本体区的柱的顶表面处或附近的第一和第二介电区域中的第一和第二栅极元件分别设置在第一和第二介电区域中的第一和第二场板；电接触大多数晶体管段的源极区的源电极，该源电极与主垂直晶体管相关联；电接触少数晶体管段的源极区的感测电极，该感测电极与感测晶体管相关联，所述感测晶体管用来采样在主垂直晶体管中流动的电流的小部分；以及电接触衬底的底表面的漏电极，该漏电极与第一和第二栅极元件均为主垂直晶体管和感测晶体管所共用。
从下面的详细说明和附图将可以更全面地理解本发明，不过，详细说明和附图不应用来将本发明限制到所示的具体实施例，而是仅用于解释和理解。图1示出了垂直HVFET结构的实例截面侧视图。图2A示出了图1中所示的垂直HVFET结构的实例布局。图2B为图2A中所示的实例布局的一部分的放大视图。图3A示出了图1中所示的垂直HVFET结构的另一实例布局。图;3B为图3A中所示的实例布局的一部分的放大视图。图4A示出了图1中所示的垂直HVFET结构的又一实例布局。图4B为图4A中所示的实例布局的一部分的放大视图.图5示出了具有管芯至管芯棋盘式布置的HVFET的晶片的实例布局。图6示出了具有管芯至管芯棋盘式布置的分段的HVFET的晶片的实例布局。图7示出了具有HVFET段的棋盘式块的矩形管芯的实例布局。图8A是并入图1中所示的垂直HVFET结构的感测fet的实例布局的一部分的顶视图。图8B是通过图8A中所示的实例布局的切割线A-A’的截面侧视图。
图9是图8A和8B中所示的集成的器件结构的实例电路示意图。图IOA是并入图1中所示的垂直HVFET结构的感测fet的另一个实例布局的一部分的顶视图。图IOB是通过图IOA中所示的感测fet和HVFET的切割线B-B，的截面侧视图。图11是图IOA和IOB中所示的集成的器件结构的实例电路示意图。图12A是并入图1中所示的垂直HVFET结构的感测fet的又一个实例布局的一部分的顶视图。图12B是通过图12A中所示的器件结构的切割线C_C’的截面侧视图。图12C是通过图12A中所示的器件结构的切割线D_D’的截面侧视图。图13是图12A-12C中所示的集成的器件结构的实例电路示意图。
具体实施例方式在下述说明中，为了提供对本发明的透彻理解，给出了具体细节，例如材料类型、 尺寸、结构特点、处理步骤等。不过，本领域的普通技术人员将理解，实施本发明可以不需要这些具体细节。还应理解，图中的元件是代表性的，为了清晰起见没有按照比例绘制。图1示出了垂直HVFET 10的实例截面侧视图，该HVFET 10具有这样的结构，其包括形成于N+掺杂硅衬底11上的N型硅的延伸漏极区12。对衬底11进行重掺杂以使其对流经漏电极的电流的电阻最小化，在完成的器件中漏电极位于衬底的底部上。在一个实施例中，延伸漏极区12为从衬底11延伸到硅晶片的顶表面的外延层的一部分。接近外延层的顶表面形成P型本体区13以及被P型区域16横向分开的N+掺杂的源极区1 和14b。 如可以看到的，P型本体区13设置于延伸漏极区12上方且垂直地将延伸漏极区12与N+源极区Ha和14b以及P型区域16分开。在一个实施例中，外延层包括延伸漏极区12的部分的掺杂浓度是线性渐变的，以产生表现出基本均勻的电场分布的延伸漏板区。线性渐变可以在外延层12的顶表面下方的某个点处停止。在图1的实例垂直晶体管中，延伸漏极区12、本体区13、源极区1 和14b以及P 型区域16共同包括硅材料的台或柱17(在本申请中两个术语作为同义词使用)。用介电材料(例如氧化物)层填充形成于柱17的相对侧上的垂直沟槽，所述介电材料形成介电区域15。可以由器件的击穿电压要求决定柱17的高度和宽度以及相邻垂直沟槽之间的间距。 在各实施例中，台17的垂直高度(厚度)在大约30μπι到120 μ m厚的范围内。例如，在尺寸大约为ImmX Imm的管芯上形成的HVFET可以具有垂直厚度为大约60 μ m的柱17。作为另一实例，在每一侧的大约2mm-4mm的管芯上形成的晶体管结构可以具有大约30 μ m厚的柱结构。在特定实施例中，柱17的横向宽度尽量窄到能可靠制造的程度(例如大约0.4μπι 到0. 8 μ m宽)，以便实现非常高的击穿电压(例如600-800V)。在另一实施例中，不是跨越柱17的横向宽度在N+源极区1 和14b之间布置P型区域16 (如图1所示)，而是可以跨越柱17的横向长度在柱17的顶部交替形成N+源极区和P型区域。换句话说，诸如图1中所示的给定的截面图将具有跨越柱17的整个横向宽度延伸的N+源极区14或P型区域16，取决于该截面取自哪里。在这样的实施例中，每个N+ 源极区14在两侧(沿柱的横向长度)与P型区域16邻接。类似地，每个P型区域16在两侧(沿柱的横向长度)与N+源极区14邻接。(这样的实施例的实例在下面讨论的图12A 和12B中示出)。介电区域15a、15b可以包括二氧化硅、氮化硅或其他合适的介电材料。可以使用多种公知方法，包括热生长和化学汽相淀积来形成介电区域15。设置在每个介电层15中并与衬底11和柱17完全绝缘的是场板(field plate) 19。用于形成场板19的导电材料可以包括重掺杂的多晶硅、金属(或金属合金)、硅化物或其他适当的材料。在完成的器件结构中，场板19a和19b通常起电容极板的作用，当HVFET处于截止状态时(即当漏极被升高至高电压电势时)所述电容极板可用于耗尽延伸漏极区的电荷。在一个实施例中，将每个场板19与柱17的侧壁分开的氧化物区域15的横向厚度大约为4 μ m。垂直HVFET晶体管80的沟槽栅极结构包括栅极元件18a、18b，每个栅极元件分别设置在场板19a、19b和本体区13之间、柱17的相对侧上的氧化物区域1 和15b中。高质量的薄(例如， 500A)栅极氧化物层将栅极元件18与和本体区13相邻的柱17的侧壁分开。栅极元件18可以包括多晶硅、或某种其他适合的材料。在一个实施例中，每个栅极元件18具有大约1. 5 μ m的横向宽度和大约3. 5 μ m的深度。本领域的实践人员将会理解，柱17的顶部附近的N+源极区14和P-型本体区13 均可以使用普通的淀积、扩散和/或注入处理技术形成。在形成N+源极区38之后，通过利用常规制造方法形成电连接到器件的相应区域/材料(为了清晰图中未示出)的源、漏、 栅、和场板电极可以完成HVFET 10。图2A示出了图1中所示的垂直HVFET结构的实例布局。图2A的顶视图示出了单个分立的HVFET，其包括半导体管芯21上的上部晶体管部分30a和下部晶体管部分30b。 由伪硅柱32将这两部分分开。每个部分30包括多个“跑道(racetrack)”形晶体管结构或段，每个晶体管段包括细长环或椭圆，其包括在相对侧由介电区域1 和1 包围的硅柱 17。柱17本身在χ和y方向上横向延伸以形成连续细长的跑道形环或椭圆。设置在介电区域15a和15b中的是相应的栅极元件18a和18b以及场板19a和19b。场板19a包括单个细长元件，其在圆形指尖(fingertip)区域中终结于任一端。另一方面，场板19b包括环绕柱17的细长环或椭圆。相邻跑道结构的场板19b被示为合并的(merged)，从而它们共享在一侧的公共元件。作为参考，图1的截面图可以取自图2A的实例布局的切割线A-A’。应当理解，在图2A的实例中，每个跑道形晶体管段在y方向上的宽度(即间距) 大约为13 μ m，在χ方向上的长度在大约400 μ m到IOOOum的范围内，且柱高度约为60 μ m。 换句话说，包括部分30a和30b的各个跑道形晶体管段的长宽比在大约30直到80的范围内。在一个实施例中，每个跑道形段的长度大于其间距或宽度至少20倍。本领域的实践人员将理解，在完成的器件结构中，使用图案化金属层来互连各个晶体管段的每个硅柱17。也就是说，在实际实施例中，分别将所有的源极区、栅极元件和场板一起布线至管芯上对应的电极。在图示的实施例中，每个部分30中的晶体管段基本跨越管芯21的宽度沿y方向设置成并排关系。类似地，在χ方向上，部分30a和30b的晶体管段的额外长度基本在管芯21的长度上延伸。在图2A的实例布局中，跨越半导体管芯21，分开硅柱的介电区域15的宽度以及场板的宽度是基本均勻的。以均勻的宽度和间隔距离布置晶体管段防止了在用于共形地淀积包括介电区域15和场板19的层的处理步骤之后形成空隙或孔。
图2B为图2A中所示的实例布局的一部分的放大视图。为了清晰起见，仅示出了每个晶体管段的柱17和介电区域15b。图示的伪硅柱32分开相应晶体管段部分30a和30b 的介电区域15b的圆端区域。换句话说，在半导体衬底中被蚀刻来限定柱17的深垂直沟槽也限定伪硅柱32。在一个实施例中，使伪硅柱32在χ方向上的宽度(即其分开晶体管段部分)小到能被可靠地制造。将单个管芯HVFET分段成由伪硅柱32分开的部分的目的在于在细长跑道形晶体管段中引入长度方向上(X方向)的应力消除(stressrelief)。将晶体管器件结构分段或断开成两个或更多个部分减轻了跨越管芯长度的机械应力。该应力由位于柱侧面的氧化物区域引起，并且通常集中于每个跑道形段的圆形端处.由此通过将晶体管器件结构分段成两个或更多个部分来减轻机械应力防止了由应力导致的不希望有的硅柱翘曲和对硅的损伤(例如位错)。要理解的是，在通过高度分段的布局提供的应力消除和导电区域的损失之间存在折衷。更多的分段导致更大的应力减轻，但是以导电区域为代价.通常，柱的垂直高度越大且半导体管芯越大，则需要的晶体管部分或段的数目越大。在一个实施例中，对于具有 60 μ m高的柱的2mmX 2mm的管芯，利用包括四个跑道形晶体管部分的布局在导通电阻约为 1欧姆的HVFET中提供足够的应力减轻，所述四个跑道形晶体管部分由伪硅柱分开，每个伪硅柱具有大约13 μ m的间距(y方向)和大约450 μ m的长度(χ方向)。在另一个实施例中，不是用伪硅柱来分开成对的跑道形晶体管段，每一对位于不同部分中，而是可以用包括不同材料的伪柱。用于伪柱的材料应当具有接近硅的热膨胀系数或充分不同于介电区域的热膨胀系数的热膨胀系数以便减轻由位于硅柱侧面的介电区域引起的长度方向上的应力。图3Α示出了图1所示的垂直HVFET结构的另一实例布局。图为图3Α中所示的实例布局的一部分的放大图，仅示出了柱17、氧化物区域1 和可选的伪硅柱33。类似于图2A和2B的实施例，图3A和:3B示出了半导体管芯21上的单个分立的HVFET，其包括上部晶体管部分30a和下部晶体管部分30b。但是在图3A和的实例中，由氧化物区域1 填充的深垂直沟槽以及晶体管部分30a和30b的场板19b重叠，或者被合并，在分段的晶体管部分之间留下小的菱形伪硅柱33。在该实施例中，单个伪柱中心位于两个部分上相邻成对的晶体管段的四个圆形端之间。在所示的实例中，对于包括管芯21的晶体管部分30中的每N个(其中N为大于1的整数)跑道形段或结构，存在总共N-I个伪柱33。图4A示出了图1所示的垂直HVFET结构的又一实例布局。图4B为图4A中所示的实例布局的一部分的放大图。在图4B的放大图中为了清晰仅示出了柱17和氧化物区域 15b。在该实例中，将半导体管芯21的包括HVFET的晶体管段交替移动每个跑道形段的长度的一半，结果形成交替与上部晶体管部分40a和下部晶体管部分40b相关联的跑道形晶体管段。换句话说，一行部分40a的每个晶体管段由部分40b的一对晶体管段分开，该对晶体管段沿χ方向设置成端到端的关系。要理解的是，可以将各段交替移动段长度的任何百分数(fraction)。换句话说，段的移动不限于长度的50%或一半。多种实施例可以包括交替移动了晶体管段的长度的从大于0%到小于100%的任何百分比或百分数的段。在图4A和4B的实例中，相应部分40a和40b中交替的晶体管段的介电区域1 被合并。在图示的具体实施例中，与不同相邻部分相关联的晶体管段的圆形端重叠或被合并，使得相邻部分的场板19b在各端处(沿χ方向)被合并。而且，不同部分的交替晶体管段的场板1%的延伸的直边部分沿着每个段的基本长度被合并。要理解的是，区域1 和 19b在相应部分之间有或没有伪柱(或隔离的伪硅柱)的情况下都可以被合并。图5示出了晶片50的实例布局，其在半导体管芯21a_21d上分别具有管芯至管芯的棋盘式HVFET IOa-IOd0 HVFET 10的每一个包括如图1所示的多个跑道形晶体管段，它们沿着其宽度并排设置成基本方形的块。在该实例中，HVFET IOa-IOd均包括长度基本跨越相应管芯21a-21d的长度延伸的晶体管段。在一个实施例中，每个段的宽度约为13μπι，且长度在大约500μπι到2000μπι的范围内。其他实施例可以具有大于2000 μ m的长度。段的块或堆叠结构也基本跨越每个管芯的宽度延伸。(注意每个管芯21的有边的方形代表相邻半导体管芯之间划线区域的边缘。)虽然图5示出了两行和两列的HVFET 10，但可以理解的是，可以跨越整个晶片衬底重复所示出的管芯至管芯棋盘式布置。在图5的实例中，行或列中相邻的管芯被取向为使得一个管芯中的晶体管段的长度在一个方向上延伸，且相邻管芯中的晶体管段的长度沿第二正交方向延伸。例如，HVFET IOa被示为其晶体管段的长度沿χ方向取向，而相邻的HVFET IOb和10c。通过跨越晶片50 正交地交替每单个管芯21中的晶体管段的取向(即棋盘式布置)，将由长介电区域产生的机械应力沿两个正交方向分布，由此减少了晶片50的翘曲。图6示出了具有分段的HVFET的管芯到管芯棋盘式布置的晶片的另一实例布局。 图6的实例使用了与图5相同的方法管芯到管芯地交替晶体管结构的取向；然而，在图6的实施例中，将HVFET结构分段成多个(例如两个)部分。例如，将基本跨越半导体管芯21 的长度和宽度延伸的每个HVFET分段成由伪柱32分开的两个部分30a和30b。对于基本方形的管芯而言，图6中所示的每个半导体管芯21具有与图2所示的相同的布局。类似于图5中所示的实例，相邻管芯具有跨越晶片50正交交替的晶体管段。也就是说，管芯21a和21d的部分30a和30b中的晶体管段具有在χ方向上取向的长度，而管芯21b和21c的部分30a和30b中的晶体管段具有在y方向上取向的长度。可以理解，可以用多个均由一个或多个伪柱分开的晶体管部分，例如大于2个的晶体管部分形成每个管芯21的HVFET。此外，可以将图2A-4B的实例中所示的具有多个晶体管部分的单个管芯布局中的任何一个用在图6中所示的每个管芯21中，且各段的取向跨越晶片50管芯到管芯地交替。图7示出了管芯25的实例矩形布局，其具有以并排布置的基本方形块或部分36 堆叠的跑道形HVFET段的棋盘式块。行或列中的相邻部分被取向成使得一个部分中的晶体管段的长度在一个方向上延伸，且其他相邻部分中的晶体管段的长度在第二正交方向上延伸。例如，管芯25的每个行和列包括取向为细长的晶体管段沿χ方向对准(alignod)的晶体管部分36a和取向为细长的晶体管段沿y方向对准的交替的晶体管部分36b。晶体管部分36a和36b之间的空间包括伪硅柱；也就是说，形成伪柱的硅不是有源晶体管区域。在图示的实施例中，管芯25包括三行和四列的晶体管部分36。图7的实例中所示的棋盘式布局方式可以用来在几乎任何(在可行的限度内)直线形状的管芯上生产单个分立的HVFET。图8A是并入图1中所示的垂直HVFET结构的感测fet的实例布局的一部分的顶视图。在所示的实施例中，感测fet被集成到相同的硅柱17中作为主垂直功率晶体管器件。 图8B是通过图8A中所示的实例布局的切割线A-A’的截面侧视图。图9是图8A和8B中所示的集成的器件结构的实例电路示意图。总体观察，柱17的顶部看起来包括沿给定的跑道形晶体管段中的柱的横向长度交替的N+源极区14和P+区16。例如，从左到右，图8A和 8B示出了包括垂直HVFET器件58 (见图9)的顶部部分的区域14a、16a、14b、和16b。P-本体区13延伸到柱17的项表面至区域16b的紧邻的右边，由此将区域16b与N+区域M分开，其与感测fet器件59相关联。应当理解，N+区域M的另一横向侧(到所示部分的右边)类似地借助延伸到柱 17的表面的P-本体区13的区域与相应N+/P+区域14和16的交替图案分开。在典型的实施例中，区域M包括整个晶体管段(柱)布局的小部分，使得感测fet 59感测流过主垂直晶体管器件58的电流的小部分。在图8A和8B的实例中，柱17通过栅极元件18a和18b在相对的横向侧侧面相接， 所述栅极元件18a和18b分别通过栅极氧化物层20a和20b与柱17的顶部部分分开。源电板61电接触区域14和16中的每一个，而感测电极62仅接触感测fet 59的N+区域24。 在特定实施例中，源电极61也可以电接触内部和外部场板元件19a和19b。图9的电路示意图示出垂直HVFET器件58和感测fet 59共享公共栅极18和公共漏极节点63。延伸漏极区12和N+衬底11分别被示为耦合在节点63和漏电极71之间的串联连接的电阻器64和65，后者形成在衬底11的底表面上。在操作中，感测fet 59的电极62可以被用来采样流过大得多的垂直晶体管器件58的电流的小部分，由此提供流过主晶体管58的电流的指示。图IOA是并入图1中所示的垂直HVFET结构的感测fet的另一个实例布局的一部分的顶视图。图IOB是通过图IOA中所示的感测fet和HVFET的切割线B-B’的截面侧视图。图11是图IOA和IOB中所示的集成的器件结构的实例电路示意图。注意图10AU0B和 11中所示的实施例，感测fet69包括沿柱17的横向长度(即围绕跑道形状)交替的P+区域25和N+区域24。区域M和25中的每一个被设置在P-本体区1 中，所述P-本体区 13b借助延伸到柱17的表面的延伸漏极区12的区域与和主垂直晶体管68相关联的P-本体区13a分开。P-本体区13a和13b中的每一个延伸到在相应晶体管68和69的N+/P+区域的交替序列的两个横向侧的柱的表面。在图11中，垂直HVFET器件68和感测fet 69被示为共享公共栅极18和公共漏极节点63。公共延伸漏极区64和N+衬底65分别被示为耦合在节点63和漏电极71之间的串联连接的电阻器64和65。源电极81电接触主垂直晶体管68的区域14和16中的每一个，而感测电极82仅接触感测fet 69的区域M和25。源电极81也可以电接触金属化布局中的内部和外部场板元件19a和19b。图12A是并入图1中所示的垂直HVFET结构的感测fet的又一个实例布局的一部分的顶视图。图12B和12C分别是通过图12A中所示的器件结构的切割线C-C’和D-D’ 的截面侧视图。注意，在该实施例中，感测fet和主垂直HVFET器件形成在彼此隔离的分开的柱上。图12B是主垂直晶体管器件78 (与柱17相关联)的截面，而图12C是感测fet 79 (与柱17’相关联)的截面。作为实例，柱17’可以包括专用于感测fet 79的单个跑道形晶体管段，所述单个跑道形晶体管段被设置得邻近专用于主垂直晶体管器件78的多个其它类似形状的晶体管段。应当理解，主垂直HVFET器件包括管芯上的大多数的晶体管段， 并且感测fet包括少数(例如单个一个)的晶体管段。如图12B中所示，主垂直晶体管器件78包括设置在柱17的顶部的交替N+区域14 和P+区域16。源电极91电接触区域14和16中的每一个。在主晶体管器件78中，P-本体区13a分开区域14和16与在下面的延伸漏极区12a。类似地，图12C示出包括设置在柱 17’的顶部的交替N+区域M和P+区域25的感测fet 79。感测电极92电接触区域M和 25中的每一个。P-本体区1 分开区域对和25与在下面的延伸漏极区12b。注意，在图13C的实例电路示意图中，电阻器65表示被示为在公共节点95和漏电极71之间的N+衬底11的电阻。延伸漏极区12b的电阻被示为连接在感测fet 79的漏极和节点95之间的电阻器64b。类似地，延伸漏极区12a的电阻被示为连接在主垂直晶体管器件78的漏极和公共节点95之间的电阻器64a。图13的等效电路图反映了这样的事实 即使感测fet 79和主晶体管78形成在分开的柱上，在半导体管芯上的每个柱仍共享公共 N+衬底区域。虽然已经结合具体器件类型描述了以上实施例，但是本领域的普通技术人员将理解多种变型和改变都在本发明的范围内。例如，虽然已经描述了 HVFET，但是图示的方法、 布局和结构同样适用于其他结构和器件类型，包括肖特基、二极管、IGBT和双极型结构。因此，应当将说明书和附图看作是示例性的而不是限制性的。
权利要求
1.一种半导体器件，包括主垂直高电压场效应晶体管，其包括 第一导电类型的衬底；从衬底开始延伸的半导体材料柱，所述柱具有沿横向延伸的长度， i)第一源极区包括设置在所述柱的顶表面处或附近的第一导电类型的一个或多个区域和设置在所述柱的顶表面处或附近的第二导电类型的一个或多个区域的交替图案，所述第一和第二导电类型的区域被以交替方式设置使得所述第一导电类型的区域中的每个区域邻接所述第二导电类型的区域中的至少一个区域， )第二导电类型的本体区被设置在第一源极区和衬底之间的柱中，并且 iii)第一导电类型的延伸漏极区被设置在本体区和衬底之间的柱中； 分别设置在柱的相对侧的第一和第二介电区域；分别设置在邻近本体区的柱的顶表面处或附近的第一和第二介电区域中的第一和第二栅极元件，所述第一和第二栅极元件通过栅极氧化物与本体区分开；感测晶体管，被结合在所述半导体材料柱中，并且与所述主垂直晶体管共享所述第一和第二栅极元件以及所述延伸漏极区，其包括设置在柱的顶表面处或附近的第一导电类型的第二源极区，第二源极区沿横向借助延伸到柱的顶表面的本体区的区域与包括第一源极区的第一和第二导电类型的区域的交替图案分开，其中感测晶体管用来采样在主垂直晶体管中流动的电流的小部分。
2.根据权利要求1所述的半导体器件，其中 所述柱设置成跑道形布局；所述第一介电区域被所述柱横向包围；并且所述第二节点区域横向包围所述柱。
3.根据权利要求1所述的半导体器件，进一步包括 电接触所述一个或多个第一源极区的源电极；电接触第二源极区的感测源电极；以及电接触衬底的底表面的漏电极。
4.根据权利要求1所述的半导体器件，其中所述柱的沿横向的长度比所述柱的宽度大至少30倍。
5.根据任一前述权利要求所述的半导体器件，其中所述本体区是轻掺杂的本体区。
6.一种半导体器件，包括 主垂直场效应晶体管；以及感测场效应晶体管，主垂直场效应晶体管和感测场效应晶体管都形成在从第一导电类型的衬底开始延伸的半导体材料柱上，所述柱具有沿横向延伸的长度，第一和第二介电区域设置在柱的相对侧，第一和第二栅极元件分别设置得邻近在柱本体区的顶表面处或附近的第一和第二介电区域中的柱，主垂直场效应晶体管和感测场效应晶体管两者共享形成在衬底之上的柱中的第一导电类型的延伸漏极区，第一和第二栅极元件也通常被主垂直场效应晶体管和感测场效应晶体管共享 主垂直场效应晶体管进一步包括设置在柱本体区中的第二导电类型的第一本体区；以及设置在柱的顶表面处或附近的第一源极区，所述源极区借助第一本体区与延伸漏极区分开；感测场效应晶体管进一步包括设置在延伸漏极区上的柱本体区中的第二导电类型的第二本体区；以及设置在柱的顶表面处或附近的第二源极区，所述第二源极区借助第二本体区与延伸漏极区垂直分开，第二源极区与第一源极区沿横向分开并且电隔离，其中第一源极区和第二源极区分别包括N+/P+区的交替序列，并且其中感测场效应晶体管用来采样在主垂直场效应晶体管中流动的电流的小部分。
7.根据权利要求6所述的半导体器件，进一步包括分别设置在第一和第二介电区域中的第一和第二场板。
8.根据权利要求7所述的半导体器件，进一步包括 电接触第一源极区的源电极；电接触第二源极区的感测源电极；以及电接触衬底的底表面的漏电极。
9.根据权利要求8所述的半导体器件，其中源电极也电接触第一和第二场板。
10.根据权利要求6所述的半导体器件，其中延伸漏极区的区域延伸到第一和第二本体区之间的柱的顶表面。
11.根据权利要求10所述的半导体器件，其中第一本体区沿横向延伸到在第一源极区的相对侧的柱的顶表面，并且第二本体区沿横向延伸到在第二源极区的相对侧的柱的顶表
12.根据权利要求6所述的半导体器件，其中第一和第二本体区包括为主垂直场效应晶体管和感测场效应晶体管共用的单个本体区，该单个本体区的区域延伸到第一和第二源极区之间的柱的顶表面。
13.根据权利要求6所述的半导体器件，其中所述柱设置成跑道形布局，所述柱的长度比宽度大至少30倍。
14.根据权利要求6至13中任一项所述的半导体器件，其中所述柱本体区是轻掺杂的本体区。
15.一种半导体器件，包括 设置成并排关系的多个晶体管段，每个晶体管段包括从第一导电类型的衬底开始延伸的半导体材料柱，所述柱具有沿横向延伸的长度和宽度，所述柱具有设置在柱的顶表面处或附近的源极区、延伸漏极区、以及垂直分开源极和延伸漏极区的第二导电类型的本体区；分别设置在所述柱的相对侧的第一和第二介电区域；分别设置在邻近本体区的柱的顶表面处或附近的第一和第二介电区域中的第一和第二栅极元件；分别设置在第一和第二介电区域中的第一和第二场板；电接触大多数晶体管段的源极区的源电极，该源电极与主垂直晶体管相关联电接触少数晶体管段的源极区的感测电极，接触该感测电极的源极区分别包括N+/P+区域的交替序列，该感测电极与感测晶体管相关联，所述感测晶体管用来采样在主垂直晶体管中流动的电流的小部分；以及电接触衬底的底表面的漏电极，该漏电极与第一和第二栅极元件均为主垂直晶体管和感测晶体管所共用。
16.根据权利要求15所述的半导体器件，其中所述少数晶体管段包括单个晶体管段。
17.根据权利要求15所述的半导体器件，其中源电极电接触全部晶体管段的第一和第二场板。
18.根据权利要求15所述的半导体器件，其中源电极电接触全部晶体管段的第二场板以及与主垂直晶体管相关联的所述大多数晶体管段的第一场板，感测电极电 接触与感测晶体管相关联的所述少数晶体管段的第一场板。
19.根据权利要求15所述的半导体器件，其中沿横向的所述长度比所述宽度大至少30倍。
20.根据权利要求15所述的半导体器件，其中第一和第二栅极元件与第一和第二场板绝缘。
21.根据权利要求15所述的半导体器件，其中源极区包括第一导电类型的第一区和第二导电类型的第二区，第一和第二区沿横向以交替方式设置使得第一区中的每一个邻接第二区中的一个。
22.根据权利要求15至21中任一项所述的半导体器件，其中所述本体区是轻掺杂的本体区。
全文摘要
公开了与高压垂直晶体管集成的感测FET。在一个实施例中，半导体器件包括主垂直场效应晶体管(FET)和感测FET。主垂直FET和感测FET都形成在半导体材料柱上。两者共享形成在衬底之上的柱中的延伸漏极区，并且第一和第二栅极元件形成在柱的相对侧的电介质中。主垂直FET和感测FET沿第一横向分开并且电隔离。在操作中，感测FET采样在主垂直FET中流动的电流的小部分。要强调的是，提供该摘要是为了遵守需要摘要的规定以使得检索者或其他读者迅速确定本技术公开的主题。
文档编号H01L29/78GK102376768SQ201110349590
公开日2012年3月14日 申请日期2008年2月18日 优先权日2007年2月16日
发明者M·H·曼利, S·巴纳吉, V·帕塔萨拉蒂 申请人:电力集成公司